SU604167A1

SU604167A1 - Устройство дл разделени асинхронных каналов

Info

Publication number: SU604167A1
Application number: SU762366358A
Authority: SU
Inventors: Игорь Теодорович Картюшов
Original assignee: Предприятие П/Я В-8466
Priority date: 1976-05-25
Filing date: 1976-05-25
Publication date: 1978-04-25

Description

(54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ АСИНХРОННЫХ

КАНАЛС

., ,1 Изобретение относитс к передаче данных. Известно устройство дл разделени асинхронных каналов, содержащее последовательно соединенные первый триггер, первый элемент И и первый делитель частоты, выход которого подключен к первым входам фазового компаратора и буферного накопнтел , второй вход которого соединен с вторым входом фазового компаратора, .а к управл ющему входу первого , делнтел частоты подключен выход генератора импульсов 1. Однако в известном .устройстве небольшой диапазон допустимых расстроек тактовых частот каналов. Цель изобретени - расширение диапазона допустимых расстроек тактовых частот каналов . Дл этого в устройство дл разделени асинхронных каналов, содержащее последовательно соединенные первый триггер, первый элемент И н первый делитель частоты, выход которого подключен к первым входам фазового компаратора и буферного накопител , второй вход которого соединен с вторым входом фазового компаратора, а к управл ющему входу первого делител частоты подключен выход генератора импульсов, введены второй и третий делители частоты, второй и третий триггеры и второй, третий и четвертый элементы И. .Прн этом первый выход второго триггера подключен к первому входу второго элемента И, второй вход которого соединен с вторым входом первого элемента И н выходом второго делител частоты, к входу которого подключён выход первого делнтел частоты, второй и третнй входы которого соединены соответственно с выходами второго и третье)х) элементов И, а второй выход первого триггера подключен к первому входу третьего элемента И, второй вход которого соедннен с вторым выходом второго триггера первый вход которорого соединен с первым входом первого триггера и выходом четвертого элемента И, к первюму входу которого подключен выход третьего триггера, первый и второй входы которого соедннены соответственно с выходами третьего элемента И и фазового компаратора, второй выход которого подключен к второму входу четвертого элемента И, причем третнй вход третьего элемента И соединен с первым выходом третьего делител частоты, второй выход которого подключен к второму входу буферного накопител , третий вход которого сое- . динен с входом третьего делнтел частоты, к управл ющему входу которого подключен выход генератора импульсов, а на вторые входы первого и второго триггеров поданы импульсы синхронизации.

На чертеже дана структурна электрическа схема предлагаемого устройства.

Оно содержит последовательно Соединенные первый триггер К- первый элемент И 2 и первый делитель 3 частоты, выход которого подключен к первым входам фазового компаратора 4 и буферного накопител 5, второй вход которого соединен с вторым входом фазового компаратора 4, а к управл ющему входу первого делител 3 частоты подключен выход генератора 6 импульсов, второй и третий дели .ели 7, 8 частоты, второй и третий триггеры 9, 10 и второй, третий и четвертый элементы И 11, 12, 13..При этом первый выход второго триггера 9 подключен к первому входу второго элемента И П, второй вход которого соединен с вторым входом первого элемента И 2 и выходом второго делител 7 частоты, к входу которого подключен выход первого делител частоты 3, второй и третий входы которого соединены соответственно с выходами второго и третьего элементов И И, 12, а второй выход первого триггера I подключен к первому входу третьего элемента И 12 - второй вход которого соединен с вторым выходом второго триггера 9, первый вход которого соединен с первым входом первого триггера 1 и выходом четвертого элемента И 13, к первому входу которого подключен выход третьего триггера 10, первый и второй входы которого соединены соответственно с выходами третьего элемента И 12 и фазового компаратора 4, второй выход которого подключен к второму входу четвертого элемента 13, причем третий вход треть-, его элемента И 12 соединен с первым выходом третьего делител 8 частоты, второй выход которого подключен к второму входу буферного накопител 5, третий вход которого соединен с входом третьего делител 8 частоты, к управл ющему входу которого подключен выход генератора импульсов 6, а на вторые входы первого и второго триггеров 1, 9 поданы импульсы синхронизаци 1.

Устройство работает следующим образом. В исходном положении первый и второй триггеры 1 и 9 наход тс в нулевом состо нии ...Первый 1| второй элементы И 2 и П зак . рыты, а третий элемент И 12 открыт. Разуплотненный сигнал поступает с информационного входа 14 на и1 формационный вход буферного накопител 5 и на управл ющий вход третьего делител 8| где происходит подстройка выходной частоты генератора б от сигнала. Выходна частота третьего делител 8 точно равна nf, где f - скорость информации на информационном входе 14, an - коэффициент делени третьего 8 и .первого 3 делителей. Таким образом, выходные частоты делителей .3, 8 равны, но сдвинуты по фазе одиа относительно другой на Л. Это достигаетс тем, что импульс, формирующийс на выходе среднего состо ни третьего делител 8. когда он находитс в среднем состо ний, через третий элемент И 12 сбрасывает в ноль первый делитель 3. Этот же импульс подл ржнаает третий триггер 10 в нулевом состо нии. Импульс записи с выхода третьего делител 8 поступает на вход записи накопител 5 и продвигает информацию, поступающую на информационный вход накопител 5. Импульс считывани с

выхода первого делител 3 частоты поступает на вход считывани буферного накопител 5 и. считывает информацию с него абонентский выход 15.

Импульсы записи и считывани поступают,

j кроме того, на вход компаратора 4, который измер ет фазовый сдвиг между этими импульсами . Когда фазовый усдвиг между импульсами записи и считывани равен нулю, формируетс импульс на выходе компаратора 4, подключенном к входу установки третьего триггера 10.

При фазовом сдвиге, равном Л, фазовый компаратор формирует импульс на своем выходе, соединенном с одним из входов закрытого четвертого элемента И 13. В исходном состо нии компаратор 4 посто нно формнрует импульс , соответствующий фазовому сдвигу Л. На выходе второго делител 7 частоты формируютс импульсы с частотой, в ш раз меньщей частоты импульсов считывани , поступающих на его вход. С приходом команды запуска , поступивщей на вход 16 или 17, взводитс

5 первый триггер I или второй триггер 9, и . соответственно открываютс первый или второй элементы И 2, II закрываетс третий элемент И 12. Импульсы с выхода второго делител 7 начинают поступать соответственно

на вход сложени или вычитани первого делител 3 через первый или второй элемент И 2, 11. Каждый импульс, поступивший на вход сложени или вычитани соответственно добавл ет или исключает импульс на счетном входе первого делител 3. В результате фаза

5 импульса считывани относительно фазы импульса записи начинает измен тьс в ту или иную сторону. Когда эта фаза достигнет нулевого значени компаратор 4 выдает импульс иа соответствующем выходе и устанавливает триггер 10 в единичное состо ние, тем самым

четвертый элемент И 13 откроетс .

Дальнейшее смещение фазы продолжаетс до тех пор , пока она не достигнет значени Л. L этот момент на соответствующем выходе фазового компаратора 4 формируетс импульс,

5 который через четвертый элемент И 13 сбрасывает в ноль первый или второй триггеры 1, 9, после чего подстройка фазы прекращаетс , и импульс с вновь открытого третьего элемента И 12 сбрасывает в ноль третий триггер 10. Так корректируетс временной сдвиг информа-. 50 ционной последовательности на один бит в ту или иную сторону. С -приходом следующей к манды запуска процесс повтор етс .Таким образом, предложенное устройство позвол ет расширить диапазои допустимых рас55 строек тактовой частоты канала относительно номинальной.

Claims

Формула изобретени

Устройство дл разделени асинхронных ка60 налов, содержащее последовательно соединенные первый триггер, первый элемент И и первый делитель частоты, выход которого подключен к первым входам фазового компаратора и буферного накопител , второй вход которого соединен с вторым входом фазового компаратора , а к управл ющему входу первого делител частоты подключен выход генератора импульсов , отличающеес тем. что, с целью расширени диапазона допустимых расстроек тактовых частот каналов, введены второй и третий делители частоты, второй и третий триггеры и второй , третий и четвертый элементы И, при этом первый выход Второго триггера подключен к первому входу второго элемента И, второй вход которого соединен с вторым входом первого элемента И и выходом второго делител частоты, к входу которого подключен выход первого делител частоты, второй и третий входы которого соединены соответственно с выходами второго и третьего элементов И, а второй выход первого триггера подключен к первому входу третьего элемента И, второй вход которого соединен с вторым выходом второго триггера, первый вход которого соединсн с первым входом первого .триггера н выходом четвертого элемента И, к первому входу которого подключен выход третьего триггера , первый и второй входы которого соединены соответственно с выходами третьего элемента И и фазового компаратора, второй выход которого подключен к второму входу четвертого элемента И, причем третий вход третьего элемента И соединен с первым выходом третьего делител частоты, второй выход которого подключен к второму входу буферного накопител , третий вход которого соединен с входом третьего делител частоты, к упрйвл ющему входу которого подключен выход генератора импульсов, а на вторые входы первого и второго триггеров поданы импульсы синхронизации .

Источники информации, прин тые во внимание при экспертизе:

I. Авторское свидетельство № 415815, М.кл2 Н 04 J 1/16, 1974.