SU599263A1 - Устройство дл преобразовани двоичного кода в двоично-дес тичношестидес тиричный код - Google Patents
Устройство дл преобразовани двоичного кода в двоично-дес тичношестидес тиричный кодInfo
- Publication number
- SU599263A1 SU599263A1 SU762395883A SU2395883A SU599263A1 SU 599263 A1 SU599263 A1 SU 599263A1 SU 762395883 A SU762395883 A SU 762395883A SU 2395883 A SU2395883 A SU 2395883A SU 599263 A1 SU599263 A1 SU 599263A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- binary
- code
- decimal
- arrangement
- adder
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
каскада преобразовани , а выходы двухразр дного двоичного сумматора Cri-l)-ro и выходы дешифраторов п-го каскада преобразовани вл ютс выходами устройства .J На чертеже дана функциональна сх ма предлагаемого устройства дл преобразовани двоичного кода в двоично дес тично-шестидес тиричный код. Схе ма дана дл преобразовани п тиразр дного двоичного кода углового отсч та . Предлагаемое устройство содержит двухразр дные двоичные сумматоры 1одноразр дные двоично-дес тичные су маторы 5-7, дешифраторы 8-14, входной регистр 15, 1-У111 каскады. Принцип действи устройства заключаетс в покаскадном суммировании максимального эквивалента преобразуе мого угла (при значении соответствую щего разр да двоичного кода, равном единице) и сдвиге полученной суммы на один разр д вправо. Устройство преобразует п тиразр д ный двоичный код угла при максимальном значении равном 360°. Функционирование двоично-дес тичного сумматора заключаетс в суммиро вании числа I2i к входному коду в слу чае, если число на входах сумматора больше 2 (в коде 8, 4, 2 поскольку младший разр д на сумматор не заводитс ) и при а( 1. В остальных случа х при О(; 1 ко входному числу добавл етс 6. При а О поступающее на сумматор число проходит через су матор без изменений. Рассмотрим работу устройства при входном двоичном коде 11111. В этом случае со всех выходоврегистра на устройство поступают единицы, причем на сумматор 1 поступают числа 01 и 11 Старшт-е два разр да числа с выходов сумматора 1 поступают на сумматор 2, на который подключен также выход . третьего разр да регистра. Младший разр д суммы с выхода сумматора 1, а также первый и второй разр ды регистр подключены на дешифратор 8. Таким образом , с выхода 1 каскада ( см. чертеж ) поступает код 100 1110/01 1000+ + 11 ОНО 360°. Полученный код сдвигаетс на один разр д вправо (делитс на 2), корректируетс дешифратором 8 и суммируетс cllOllO (360), поступающим с третьего разр да регистра. Далее полученный код сно ва сдвигаетс (делитс на 2), корректируетс и поступает на следующие сумматоры и т.д. Таким образом, устройство производит следующее преобразевание входного двоичного кода в двоично-дес тично-шестидес тиричный
а.-ЗбО о
Claims (1)
1.Авторское свидетельство CtCP № 297960,кл. Q 06 Р 5/02, 1968.
2,Патент США № 3449555,кл.235-155 19VI
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU762395883A SU599263A1 (ru) | 1976-08-09 | 1976-08-09 | Устройство дл преобразовани двоичного кода в двоично-дес тичношестидес тиричный код |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU762395883A SU599263A1 (ru) | 1976-08-09 | 1976-08-09 | Устройство дл преобразовани двоичного кода в двоично-дес тичношестидес тиричный код |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU599263A1 true SU599263A1 (ru) | 1978-03-25 |
Family
ID=20673968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU762395883A SU599263A1 (ru) | 1976-08-09 | 1976-08-09 | Устройство дл преобразовани двоичного кода в двоично-дес тичношестидес тиричный код |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU599263A1 (ru) |
-
1976
- 1976-08-09 SU SU762395883A patent/SU599263A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4866656A (en) | High-speed binary and decimal arithmetic logic unit | |
| SU599263A1 (ru) | Устройство дл преобразовани двоичного кода в двоично-дес тичношестидес тиричный код | |
| US5166899A (en) | Lookahead adder | |
| US4623872A (en) | Circuit for CSD-coding of a binary number represented in two's complement | |
| US4187549A (en) | Double precision residue combiners/coders | |
| US5212481A (en) | Circuit for code converting PCM codes | |
| US5222036A (en) | Device and method for evaluating trigonometric functions | |
| SU894699A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
| SU1172019A1 (ru) | Четырехразр дный преобразователь двоичного кода в двоично-дес тичный | |
| SU436343A1 (ru) | Устройство для преобразования десятично- двоичных чисел в троично-двоичный код | |
| SU1501277A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
| SU1481897A1 (ru) | Преобразователь двоичных чисел в двоично-дес тичные | |
| SU1714589A1 (ru) | Многовходовое последовательное суммирующее устройство | |
| RU2148270C1 (ru) | Устройство умножения | |
| SU1619251A1 (ru) | Последовательный сумматор в избыточной двоичной системе счислени | |
| RU93033875A (ru) | Способ суммирования цифровых сигналов | |
| SU1487035A1 (ru) | Устройство для суммирования по модулю | |
| SU1023922A1 (ru) | Устройство для суммирования одноразрядных чисел | |
| JP3257002B2 (ja) | パケット多数決回路 | |
| SU930313A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный | |
| SU1442988A1 (ru) | Комбинационный сумматор | |
| SU789998A1 (ru) | След щий стохастический интегратор | |
| SU1181153A1 (ru) | Четырехразр дный преобразователь двоично-дес тичного кода в двоичный | |
| SU451991A1 (ru) | Устройство дл преобразовани двоично-дес тичного кода в двоичный | |
| SU1476614A1 (ru) | Преобразователь двоичного кода |