SU596954A1

SU596954A1 - Arrangement for shaping signals with frequency varying by n-power polynom

Info

Publication number: SU596954A1
Application number: SU752137930A
Authority: SU
Inventors: Геннадий Михайлович Петров; Сергей Михайлович Барабошкин; Александр Леонидович Зайцев
Original assignee: Ордена Трудового Красного Знамени Институт Радиотехники И Электроники Ан Ссср
Priority date: 1975-05-26
Filing date: 1975-05-26
Publication date: 1978-03-05

Description

1one

Изобретение относитс к автоматике и вычислительной технике и может быть применено в различных радиотехнических системах.The invention relates to automation and computing and can be applied in various radio engineering systems.

Известно устройство дл пр мого цифрового синтеза частот, содержащее формирователь опорных последовательностей, селектор им .пульсов, коммутаторы, делитель частоты и фильтр нижних частот 1.A device for direct digital synthesis of frequencies is known, comprising a reference sequence driver, a pulse selector, switches, a frequency divider and a low-pass filter 1.

Однако это устройство не позвол ет синтезировать сигналы со сложным законом изменени частоты.However, this device does not allow synthesizing signals with a complex law of frequency variation.

Наиболее близким по технической сущности к изобретению вл етс устройство дл формировани сигналов с изменением частоты по закону полинома п-ой степени, содержащее формирователь опорных последовательностей, выход которого соединен со входами (п+1)-го селекторов импульсов, управл ющие входы каждого из которых, кроме (п- 1)-го, подключены к выходам соответствующих счетчиков, а выход первого селектора импульсов через первый делитель «частоты подключен ко входу фильтра нижних частот (п+1) коммутаторов, выходы которых, кроме (п + 1)-го, подключены к управл ющим входам соответствующих счетчиков, а выход (n-f Г)-го коммутатора подключен к управл ющему входу (n-f 1)-го селектора импульсов , выход которого через второй делитель The closest to the technical essence of the invention is a device for generating signals with frequency variation according to a polynomial law of the nth degree, containing a shaper of reference sequences, the output of which is connected to the inputs of the (n + 1) -th pulse selectors, controlling the inputs of each , except for (p-1) -th, are connected to the outputs of the respective counters, and the output of the first pulse selector is connected to the input of a low-pass filter (n + 1) of switches, the outputs of which, except for (n + 1) -th , Full construction us to the control inputs of the respective counters, and the output (n-f r) th switch is connected to the control input (n-f 1) -th pulse selector, which output is via a second divider

частоты подключен к первому входу п-го счетчика , и п переключателей знаков коэффициентов полинома 2.frequency is connected to the first input of the n-th counter, and n switches of the signs of the coefficients of the polynomial 2.

Однако это устройство вл етс сложным.However, this device is complex.

Цель изобретени - упрощение устройства-достигаетс тем, что в устройство введены (п - 1) дешифраторов, (п-1) триггеров, (п-1) схем сравнени , согласующий делитель , при этом вход j-ro (j l, 2 ..., n - 1) дещифратора подключен к выходу (j + I)-ro счетчика, второй вход которого соединен с выходом j-ой схемы сравнени , а выход j-ro дешифратора подключен к счетному входу j-ro триггера, установочный вход которого подсоединен к j-ому переключателю знака коэффициента полинома, выход j-ro согласующего делител соединен с первым входом j-ro счетчика, выход j-ro триггера, за исключением первого, подсоединен к одному из входов j-ой схемы сравнени , управл ющему входу j-oro согласующего делител и другому входу (j + 1) -ой схемы сравнени , а выход первого триггера соединен с одним из входов первой схемы сравнени , управл ющим входом первого согласующего делител и вторым входом первого счетчика.The purpose of the invention is to simplify the device-by the fact that (n - 1) decoders, (n-1) triggers, (n-1) comparison circuits, a matching divider, and the input j-ro (jl, 2) are entered into the device. ., n - 1) the detitrator is connected to the output (j + I) -ro of the counter, the second input of which is connected to the output of the j-th comparison circuit, and the output j-ro of the decoder is connected to the counting input of the j-ro trigger, the setup input of which is connected to the j-th switch of the polynomial coefficient sign, the j-ro output of the matching divider is connected to the first input of the j-ro counter, the j-ro output of the trigger, for the claim By switching off the first one, it is connected to one of the inputs of the j-th comparison circuit, the control input of the j-oro matching divider and the other input of the (j + 1) -th comparison circuit, and the output of the first trigger is connected to one of the inputs of the first comparison circuit that controls the input of the first matching divider and the second input of the first counter.

Claims

1. US patent number 3822380, class. 235-197, 1971.

2. US patent number 3293561, cl. 331-38, 1971.