SU570334A3

SU570334A3 - Способ и устройство сжати данных в речевом кодере компандированной дельта-модул ции

Info

Publication number: SU570334A3
Application number: SU7402023784A
Authority: SU
Inventors: Лесли Смит Питер
Original assignee: Л.М.Эрикссон Пти Лтд., (Фирма)
Priority date: 1974-04-12
Filing date: 1974-04-12
Publication date: 1977-08-25

Description

передачи, аналоговьш входной сигнал детектируют, выдел ют сигнал, величина которого ниже заданного уровн , и выделенным сигналом измен ют частоту по влени последов ательностей битов. - Выходной сигнал, вл ющийс дискретным 5 потоком битов, пол рность которых определ етс приращением или снижением в р де, анализируют на по вление конечных последовательностей битов, измен при этом величину приращени или сни5Кени .10

На чертеже изображена структурна схема устройства , реализующего предложенный способ.

Уст юйство содержит речевой кодер 1 компандированной дельта-модул ции , блок 2 детектировани , компаратор 3 и блок 4 измежни частоты 15 следовани последовательностей битов, состо щий из первой логической схемы И 5, триггера 6, второй логической схемы И 7 и элемента ИЛИ 8. Блок 4 изменени частоты следовани последовательностей битов имеет вход 9 и дополнительные входы 10 и 20 11; 12 - вход элемента ИЛИ 8, 13 - опорный вход компаратора 3, 14 - вход устройства, 15 - выход устройства. Вход блока 2 детектировани соединен со входом ретевото кодера 1 компандировашюй дельта-модул ции, выходы которого подключены к 25 дополнительным входам 10 и 11 блока 4 изменени частоты следовани последовательностей битов.

Предложенное устройство работает следующим образом.

Входной аналоговый -сигнал /подаетс на 30 вход 14, т.е. на вход речевого кодера 1 компандированной дельта-модул ции и на вход блока 2 детектировани . Блок 2 выдает сигнал на вход 9 блока 4 изменени частоты следовани последовательностей битов тогда, когда уровень входного 85 аналогового сигнала падает ниже заданного уровн опорного напр жени на входе 13 компаратора 3.

На дополнительном входе 11 блока 4 изменени частоты следовани последовательностей &ITOB при этом .возникает сигнал, поступающий на вторую 40 логичеосую схему И 7 и на вход триггера 6. Выходной сигнал триггера 6 поступает на второй вход логической схемы И7. Назначение триггера 6 и логической схемы И7 - устранить каждьш второй бит с компандированием на дополнительном 15 входе 11 блока 4 изменени частоты следовани последовательностей битов.

Выходной сигнал со второй логической схемы 7 поступает на один из входов логической схемы 50 5, на другой вход которой поступает сигнал с ыхода компаратора 3.

При детектировании;: сигналаj величина котоого ниже заданного уровн , логическа схема И 5 ырабатывает выходной поток битов, эквивалент- S5 ый потоку битов с компандированием речевого одера 1 компандированной дельта-модул ции, при словии, что подавл етс кансдый второй бит. Этот оток битов поступает на вход 12 элемента ИЛИ 8, а на другой его вход поступает сигнал с выхода 60

речевого кодера 1 компандировашюй дельта-модул ции . В моменты времени, когда значение сигнала ниже заданного уровн опорного напр жени на опорном входе 13 компаратора 3, в выходном потоке битов на дополнительном входе 10 элемента Ш1И8 инвертируетс последний бит в любой последовательности четырех единиц или четырех нулей.

Таким образом, на выходе 15 получаетс приблизительно половина количества битов с компандированием при подключении к этому выходу декодера (на чертеже не показан), схема компандировани декодера поддерживает восстановление шага квантовани на низком зфовне, и восстановленнъш сигнал представл ет собой сжатую форму первоначального-аналогового сигнала.

Величина опорного напр жени устанавливаетс выще уровн фонового шума, но ниже уровн сигналов речи. При работе устройства вноситс некоторое искажение в восстановленньш сигнал, но это не имеет значени , так как входной сигнал в течение этих периодов сжати вл етс лишь фоновым шумом.

Таким образом, предложенный способ и устройство , его реализующее, позвол ют уменьшить уровень щумав выходном сигнале.

Claims

1.Способ сжати данных в речевом кодере компандированной дельта-модул ции, при котором аналоговьш входной сигнал аппроксимируют сигналом , содержащим р д приращений и сни5Кений, при этом выходной сигнал, вл ющийс дискретным потоком битов, пол рность которых определ етс приращением или снижением в р де, анализируют на по вление последовательностей битов, измен при этом величину приращени или снижени , о т личающийс тем, что, с целью уменьшени Зфовн шума, аналоговьш входной сигнал детекTHpjTOT , вьхдел ют сигнал, величина которого ниже заданного уровн , и вьщеленным сигналом измен ют частоту по влени последовательностей битов.

2.Устройство дл осуществлени шособа по П.1,. содержащее речевой кодер компандированной дельта-модул ции, отличающеес тем, что введены последовательно соединенные блок детектировани , компаратор и блок изменени частоты следовани последовательностей битов, при этом вход блока детектировани соединен с входом речевого кодера компандированной дельта-модул ции , выходы которого подключены к дополнительньп входам блока изменени частоты следовани последовательностей битов.

Источники информации, прин тые во внимание при экспертизе:

1. Авторское свидетельство CCCPN 340083, кл. ЙОЗК 13/22, 1970.

П

L-I

Г 1 «

DV

7

L

1

ha± i

.

П