SU563728A1 - Управл емый делитель частоты - Google Patents

Description

обозначены управл ющие входы одного из блоков сравнени , подключенные к единичным входам декад счетчика 2, индексами 25- 28 - управл ющие входы, подключенные к нулевым входам декад счетчика 2, индексами 29-32 - управл ющие входы, подключенные к единичным входам декад делител  частоты 1, индексами 33-36 - управл ющие входы, подключенные к нулевым входам декад делител  частоты 1, индексом 37 - тактирующий вход блока сравнени . Тактирующие входы блоков сравнени  объединены и подключены через инвертор 12 к входу первой декады делител  частоты 1, выходы элементов И-НЕ 14, 15, 16 св заны в каждом блоке сравнени  соответственно с D-, С-, 7 -входами управл ющих триггеров 13, единичные выходы которых св заны с управл ющими входами элементов И 8, 9, 10, информационные входы которых подключены: дл  первой декады - к входу первой декады делител  частоты 1, дл  последующих - к единичному выходу триггеров 6, 7, тактирующие С-входы последних подключены к входам своих декад делител  частоты 1, а установочные инверсные / -входы объединены и св заны с входом первой декады этого делител . Выходы элементов И 8, 9, 10 подключены к входам трехвходового элемента ИЛИ 11.

Работа управл емого делител  частоты заключаетс  в формированни на выходе элемента ИЛИ 11 выходной импульсной последовательности , среднее число импульсов в которой за каждый цикл заполнени  делител  частоты 1 определ ет выходную частоту устройства /вых. Установка по коэффициенту делени  вводитс  в счетчик 2 в виде числа управл ющих импульсов Лу, равного количеству импульсов на выходе устройства на каждые 10 импульсов входной частоты (  - число декад управл емого делител  частоты).

Управление сводитс  к тому, что управл ющий триггер 13 каждого блока сравнени  открывает элемент И 8 (9, 10) дл  прохождени  входной частоты /вх на один из входов элемента ИЛИ 11 на переднем фронте первого импульса , поступающего на декаду делител  частоты 1 после каждого ее переполнени  (по вление сигнала на выходе элемента И-НЕ 16) и закрывает элемент И 8 (9, 10) после поступлени  на вход указанной декады числа импульсов, равного числу, записанному в соответствующую декаду счетчика 2 (исчезновение сигнала на выходе элемента И-НЕ 15). Во избежание сбоев в схеме, св занных с задержкой на прохождение сигналов в декадах делител  частоты, сброс управл ющего триггера 13 производитс  на заднем фронте импульса входной частоты /вх благодар  наличию инвертора 12 и тактированию блоков сравнени  по входам 37. С целью избежани 

сбоев при нулевом значении числа уставки в одной или нескольких декадах счетчика 2 введена блокировка, запрещающа  срабатывание управл ющего триггера 13 в этом случае (отсутствие сигнала на выходе элемента И-НЕ И).

Таким образом, элемент И 8 (9, 10) дл 

каждой декады в момент прохождени  через

эту декаду дес того импульса всегда закрыт,

что исключает совпадение импульсов разных

декад на входах элемента ИЛИ 11.

Таким образом, на выходе устройства образуетс  выходна  импульсна  последовательность , котора  характеризуетс  частотой.

/вых /вх + TTiT + + Г

10

102

где Ni,Nz,...,Nn - составл ющие числа уставки Лу, записанного в дес тичном коде в л-декадном счетчике 2.

Claims (2)

1.Управл емый делитель частоты, содержапщй блоки сравнени , управл ющие входы

каждо1-о из которых соединены с выходами декад делител  частоты и счетчика, триперы и элементы И, отличающийс  тем, что, с целью уменьшени  неравномерности следоианим выходных импульсов, Б него введен элемент Р1ЛИ, входы которого подключены к выходам элементов И, уи)авл ющий вход каждого из которых соединен с выходом соответствующего блока сравнени , информационный

вход первого элемента И соединен с входом первой декады делител  частоты, а информационные входы других элементов И - с единнчными выходами триггеров, тактирующие входы которых подключены к входам соответствующих декад делител  частоты, а установочные входы объединены и подключены к входу первой декады делител  частоты.

2.Делитель частоты по п. 1, отличающийс  тем, что каждый блок сравнени  содержит управл емый триггер, логические элементы И-НЕ и 2И-ИЛИ, управл ющие входы которых подключены поразр дно к единичным и нулевым выходам декады делител  частоты и счетчика, а выходы через один из логических элементов PI-НЕ - к С-входу управл емого триггера, D- и .R-входы которого подключены к выходам других логических элементов И-НЕ, входы которых подключены к управл емым входам логических элементов 2И-ИЛИ.

Источники информации, прин тые во вннмание при экспертизе

1. Натент Япоиии Л 47-51535, кл. 98 (5) С 32, 1972.

2. Патент ФРГ № 1231300, кл. 21а 36/22, 1966.

PJ S

a. c

ЛТ 27

29 3330

fi b