SU559416A1

SU559416A1 - Device for multi-level code pulse modulation

Info

Publication number: SU559416A1
Application number: SU2133146A
Authority: SU
Inventors: Владимир Николаевич Бакеев
Original assignee: Предприятие П/Я А-3759
Priority date: 1975-05-04
Filing date: 1975-05-04
Publication date: 1977-05-25

Description

вход логического сумматора-с накапливающим сумматором, второй выход которого подключен ко второму входу первого элемента И непосредственно, а ко второму входу второго элемента И - через инвертор . Причем выход элемента задержки соединен со вторыми входами третьего и четвертого элементов И, а на тактовые входы первого и второго элементов И и на вход элемента задержки поданы импульсы синхронизации.the input of the logic adder-with accumulating adder, the second output of which is connected to the second input of the first element And directly, and to the second input of the second element And through an inverter. Moreover, the output of the delay element is connected to the second inputs of the third and fourth elements And, and the clock inputs of the first and second elements And to the input of the delay element are fed to the clock inputs.

На чертеже изображена структурна электрическа схема предложенного устройства .The drawing shows a structural electrical circuit of the proposed device.

Устройство содержит последовательноThe device contains sequentially

соединенные преобразователь кода 1 и бло 2 изменени пол рности импульсного сигнала , а также формирователь дополнительного кода 3, выход которого через последовательно соединенные первую схему совпадени 4, логический сумматор 5, накапливающий сумматор 6 и элемент ИЛИ 7 подключен к первым входам первого 8 и второго 9 элементов И. Выходы последних через триггер 1О подключены к дополнительным входам блока 2 изменени пол ности импульсного сигнала и к первым входам третьего 11 и четвертого 12 элементов И, выходы которых соединены соответственно с вторыми входами первой 4 и второй 13 схем совпадени . При этом первый вход второй схемы совпадени 13 соединен со входами преобразователи кода 1 и форк.ировагел дополнительного кода 3, а выход - через второй вход логического сумматора 5 - с накапливающим сумматором 6, второй выход которого подключен ко второму входу первого элемента И 8 непосредственно , а ко второму входу второго элемента И 9 через инвертор 14.connected transducer code 1 and block 2 polarity change of the pulse signal, as well as a shaper of additional code 3, the output of which is connected to the first inputs of the first 8 and second 9 through the serially connected first coincidence circuit 4, logical adder 5, accumulating adder 6 and OR 7 element elements I. The outputs of the latter through the trigger 1O are connected to the additional inputs of the block 2 for changing the fullness of the pulse signal and to the first inputs of the third 11 and fourth 12 elements I, the outputs of which are connected respectively but with the second inputs of the first 4 and the second coincidence circuits 13. In this case, the first input of the second coincidence circuit 13 is connected to the inputs of the code 1 converters and the additional code 3 fork and the output — through the second input of the logic adder 5 — to the accumulating adder 6, the second output of which is connected to the second input of the first And 8 element, and to the second input of the second element And 9 through the inverter 14.

Устройство также содержит элемент задержки 15, выход которого соединен со вторыми входами третьего 11 и четвертого 12 элементов И, а на тактовые входы первого 8 и второго 9 элементов Иинавходэлемента задержки 15 поданы импульсы синхронизацThe device also contains a delay element 15, the output of which is connected to the second inputs of the third 11 and fourth 12 elements And, and the clock inputs of the clock inputs of the first 8 and second 9 input devices of the delay element 15

Устройство работает следующим образом .The device works as follows.

Передаваемый код, поступающий от источника информации, преобразуетс в преоб разователе кода 1 в импульсный сигнал с амплитудой, соответствующей передаваемому коду, который подаетс на вход блока 2 изменени пол рности импульсного сигнала . Одновременно с поступлением каждого значени передаваемого кода от источника информации поступает импульс синхронизации , который подаетс на входы элементов И 8 и 9, а также на вход элемента задержки 15.The transmitted code coming from the information source is converted in the converter of code 1 into a pulse signal with an amplitude corresponding to the transmitted code, which is fed to the input of the polarity polarity 2 of the pulse signal. Simultaneously with the arrival of each value of the transmitted code, a synchronization pulse is received from the source of information, which is fed to the inputs of the AND elements 8 and 9, as well as to the input of the delay element 15.

В случае, когда накапливающий сумматор 6 содержит положительный код, т. е. знаковый разр д находитс в нулевом состо нии , импульс синхронизации, проход через элемент И 9, устанавливает триггер 1О в нулевое состо ние.In the case where the accumulating adder 6 contains a positive code, i.e. the sign bit is in the zero state, the synchronization pulse passes through the element 9 and sets the trigger 1O to the zero state.

Сигнал с нулевого выхода триггера 10 поступает на блок 2 изменени пол рности импульсного сигнала, который устанавливает отрицательную пол рность импульсного сигнала на выходной щине 16. Одновременно сигнал с нулевого выхода тригера 10 разрещает прохождение задержанного на элементе задержки 15 импульса синхронизации через элемент И 12 на входы схемы совпадени 4. При этом дополнительный код с выхода формировател дополнительного кода 3 поступает через схему совпадени 4 и логический сумматор 5 на входы накапливающего сумматора 6.The signal from the zero output of the trigger 10 is supplied to the block 2 of the polarity of the pulse signal, which sets the negative polarity of the pulse signal on the output bus 16. Simultaneously, the signal from the zero output of the trigger 10 permits the synchronization pulse delayed on the delay element 15 to pass through the And 12 element to the inputs matching circuits 4. In this case, the additional code from the output of the additional code generator 3 goes through the matching circuit 4 and the logical adder 5 to the inputs of the accumulating adder 6.

В результате этого от содержимого накапливающего сумматора 6 вычитаетс текущее значение передаваемого кода. В случае, когда накапливающий сумматор 6 содержит отрицательный код, т. е. знаковый разр д находитс в единичном состо нии , импульс синхронизации проходит через элемент И 8 и устанавливает триггер 10 в единичное состо ние.As a result, the current value of the transmitted code is subtracted from the contents of accumulative adder 6. In the case where the accumulating adder 6 contains a negative code, i.e., the sign bit is in a single state, the synchronization pulse passes through the element 8 and sets the trigger 10 to the single state.

Сигнал с единичного выхода триггера 10 поступает на блок 2 изменени пол рности/ который устанавливает положительную пол рность импульсного сигнала на выходной щине 16. Одновременно сигнал с единичного выхода триггера 1О разрещает прохождение задержанного импульса синхронизации с выхода элемента задержк 15 через элемент И 11 на входы схемы совпадени 13. При этом передаваемый код с входных кодовых шин 17 поступает через схему совпадени 13 и логический сумматор 5 на входы накапливающего сумматора 6. В результате этого с содежимым накапливающего сумматора 6 складываетс текущее значение передаваемого кода.The signal from the unit output of the trigger 10 is supplied to the polarity changing unit 2 / which establishes the positive polarity of the pulse signal on the output bus 16. Simultaneously, the signal from the unit output of the trigger 1O allows the delayed synchronization pulse from the output of the delay element 15 to pass through the element 11 to the circuit inputs match 13. At the same time, the transmitted code from the input code buses 17 enters through the matching circuit 13 and the logical adder 5 to the inputs of the accumulating adder 6. As a result, with the accumulated A common adder 6 adds up the current value of the transmitted code.

Таким образом, изменение пол рности импульсного сигнала с амплитудой, соответствующей текущему значению передаваемого кода, производитс в зависимости от содержимого накапливающего сумматора 6, т. е. от результата сложени и вычитани всех предществующих значений передаваемого кода.Thus, a change in the polarity of the pulse signal with an amplitude corresponding to the current value of the transmitted code is made depending on the content of accumulating adder 6, i.e. the result of adding and subtracting all previous values of the transmitted code.

Claims

In the case when the content of accumulating adder 6 is zero, i.e., when the numerical bits are in the zero state, the output of the OR element 7 means that the zero signal prevents the synchronization pulse from passing AND 8 or 9 to the trigger inputs 10 and the last It also has its former state at the current value of the transmitted code. The proposed device allows to practically reduce to zero the constant component and to significantly reduce the low frequency component of the output pulse signal, which allows to increase the speed and reliability of information transmission over communication channels. Apparatus of the Invention A device for multilevel code-pulse modulation, comprising a series-connected code converter and a polarity reversing unit of the pulse signal, characterized in that, in order to reduce the low-frequency component of the output signal, a cumulative adder, a logic adder, an OR element, an inverter, delay element, trigger, four elements And, two coincidence circuits and an additional code generator, the output of which is connected through the first coincident circuit sequentially, is logical an adder accumulating the adder and the OR element is connected to the first inputs of the first and second elements AND, whose outputs through a trigger are connected to the additional inputs of the polarity of the pulse signal and to the first inputs of the third and fourth elements AND whose outputs are connected respectively to the second inputs of the first and the second coincidence circuit, while the first input of the second coincidence circuit is connected to the inputs of the code converter and the additional code generator, and the output through the second input of the logic adder with accumulating adder, the second output of which is connected to the second input of the first element And directly, and to the second input of the second element And through the inverter, and the output of the delay element is connected to the second inputs of the third and fourth elements And, and to the clock inputs of the first and second elements And and the input of the delay element is filed synchronization pulses. Sources of information taken into account in the examination: 1, US Patent No. 3560856, cl. 325-38, 1967 (prototype).

6 77