(54) НАКАПЛИВАЮЩИЙ СУММАТОР(54) ACCUMULATING SUMMATOR
Изобретение относитс к области цифровой вычислительной техники. Известны накапливающие сумматоры па раллельного действи , содержащие в каждом разр де элементы И и ИЛИ и счетный триггер, и, рассчитанные на параллельный ввод разр дов слагаемых. Слагаемые при этом ввод тс в сумматор последовательно во времени. В этих случа х при образовании переноса на счетный вход триггера ( разр да сумматора) одновременно могут придти перенос и второе слагаемое. Дл исключени этого сигнал переноса, воЗ никающий в этом случае при суммировании в существующих схемах искусственна, задерживаетс и лишь потом поступает йа счетный вход триггера l. Известны также сумматоры, в которых дл управлени переносом использованы шины гашени .переноса, распространение пр мого и обратйого значени сигнала переноса . При этом дл формировани переноса использованы вентили, инверторы, схемы сборки и совпадени , установленньге на входе схемы формировани сигнала переноса 2J. Накостатком таких устройств вл етс услойсненке входной логики схем формировани переноса, что вносит дополнительную задержку в aeira переноса и как следствие, ухудшает временные характеристики сумматора . Наиболее близким техническим решением к изобретению вл етс накапливающий сумматор; содержащий в каждом разр де счетный триггер, элементы И и ИЛИ. вход счетного трвгггера соединен с выходом первого элемента ИЛИ, первый вход которого соединен со входом соответствующего разр да слагаемого и первым входом первого элемента И. Второй вход первого элемента ИЛИ подключен к выходу переноса из предыдущего разр да сумматс а. Единичный выход счетного триггера, соединен с первым входом второго элемента И, выход которого соединен с выходом переноса из данного разр да сумматора з. Такой сумматор содержит в каждом разр де элемент задержки, что усложн ет кснструхкию сумматора и ухудшает его надежность.. Цель изобретени - повышенке надежности и утфощение сумматоров. Дл достижени этой цели каждый разр д сумматора дополнительно содержит элемент НЕ и второй элемент ИЛИ, входы которого подключены к выходам переноса из предыдущего разр да сумматора, а вы- ход ко второму входу первого элемента И, выход которого подключен к другому выходу переноса из данного разр да сумматора и через ©лемент НЕ к первому разрешаюraeijiy входу счетного триггера, втфой раз р иашший вход которого соединен с шиной разрешении сложени . Третий вход первого элемевта ИЛИ соединен с другим выходом переноса игз прэдн.уЩетаз разр да су1- 1мато ра. Зыуод аервот о елемси-.га ИЛИ подключен ко второму вхгэду второго элемента И, На sepTevite приаецепз функциональна схзма трех р зр доа накапливающего сумтуш тора, № обозначены 1.-3 - разр ды накаштйваюшего сумматора, 4.6 - счетные триггеры, 7-12 « элементы И, 13-18 елементы ИЛИ, влементы НЕ, 22, 23,24 - входы соответст&ующих разр дов слагаемого и 25 шина разрешени , слонсе- ки . Рассмотри.- i paapsa cjrivnviaTOpa (2 Он сс держггт с-н мч1;ьг|{ трцгч-ер 5, единичный выход которого соедг.неп со В5еодом элемен та И 8, вход Ko-ropoixs; иодключен к выходу элемента ИЛИ 15, шэагагюченный к - ютлому TpHi-s epa 5, Первый и второй Еходь; злемектов ИЛИ 3.5 и 16 поцклю чекы ко входам переноса из предыдущего ( -i - 1) то разр да, Трет-нй вход элемента Или 15 подключен ко ахозду 23 соо в&гствующаго i гЪ разр р а слагаемого, который :а.одкпючен ко входу элемента И 10 Др;|;Той BXOR последнего соз да-иен с выходом элемента ИЛИ 16, Выхои элемента И 10 через элемент НЕ 20 Нодключен к разрешающему входу триггера 5, щзугой разрешающий вход которого соецинен с шиной разрешени сложенг1 2.5, Выходы элементов И 9 li 10 вл ютс выходами переноса в последуйщий: ( i -fl) й разр д сум . матора В качестве счетного триггера монет бы {5спопьзована универсальна триггерна схе ма, имеюща один счетный вход и два разрешающих входа (например, J К.триг5 ер), Слагаемые а и в поступают по входам. 22-24 последовательно, одно за другим. При этом слокение первого и второго слагаемых ос: пцествл етс при подаче сигнала на шику 2.5 . Промежуточный т й разр д сумматора работает спе.гхуюшкм образом. Допустим, что на вход разр да 2 постуают слагаемые, имеющие следующие значеи : первое слагаемое О,- 1, второе слагамое Ъ- -1, Ввод слагаемых осуществл етс через лемент ИЛИ 15, Слагаемые поступают а счетный вход триггера 5 и на однн из ходов элемента И. При этом с единичного ыхода триггера 5 на элемент И 9 постуает сигнал разрешение переноса. Вслед а первым второе слагаемое также постуает на счетный вход триггера 5 и на элеент И 9. В результате совпадени двух сигналов на выходе элемента И 9 образуетс сигнал нереноса, распростран юшийс по цеп сквозного переноса в сторону старших разр дов . После прихода импульса по шине 25 значение суммы по вл етс а выходе ного разр да. При этом запирающий сигнал с его счетного выхода поступает на один из входов элемента И 9. Если со стороны предыдущего ( i - 1) -го разр да 1 сигнал переноса (по одной из шин переноса или по двум шинам одновременно не поступал , то на выходе элемента И 9 будет запрещающий потенциал, который передаетс по одной из шин переноса { .Л, ) в старший ( +1) й разр д 3 и на элемент НЕ 20. Запрещающий потенциал на выходе элемента НЕ 20 инвертируетс , и в виде разрешающего потенциала подаетс на разрешающий вход триггера 5 данного т -гр разр да. За вторым слагаемым следует импульс по шине 25, Но окончании импульса по шине 25 информаци на выходе данного счетного разр да 3, Если со стороны предыду1дего ( i -1)Го разр да 1 поступил сигнал переноса (по одной из шин или по двум шинам одновременно), то этот сигнал , пройд элементы ИЛИ 16 и И 10, формирует на выходе элемента И 1О разрешающий потенциал, который вл етс сигналом переноса дл следующего ( i +1)-го разр да 3, Кроме того, разрешающий потенциал с выхода элемента И 10 поступает на элемент НЕ 2О и инвертируетс , В резуль-тате сформированный запрещающий потенциал с выхода элемента НЕ 2О поступает на разрешающий вход триггера 5 данного 1 -го разр да 2, Следующий за вторым слагаемым импульс по шине 25 не мен ет состо ни триггера 5 данного т -го разр да 2, Это состо ние триггера 5 остаетс неизменным, как дл случа С|:, О, так и дл случа O(.j 1. В обоих случа х на выходе триггера о получают значение суммы.This invention relates to the field of digital computing. Parallel action accumulators are known, containing AND and OR elements and a counting trigger in each bit, and calculated for parallel input of the bits of the items. The terms are then entered into the adder sequentially in time. In these cases, when a transfer is formed, a trigger and a second term can come to the counting input of the trigger (accumulator discharge) at the same time. To eliminate this, the transfer signal arising in this case, when summed up in existing schemes, is artificial, is delayed, and only then does the counting input of the trigger l arrive. Adders are also known in which transfer transfer bushes, the propagation of the forward and reverse values of the transfer signal, are used to control the transfer. At the same time, valves, inverters, assembly and matching schemes, installed at the input of the transfer signal forming circuit 2J, are used to form the transfer. The downside of such devices is the condition of the input logic of the transfer formation circuits, which introduces an additional delay in the transfer aeira and, as a result, degrades the time characteristics of the adder. The closest technical solution to the invention is the accumulating adder; containing a counting trigger in each bit, AND and OR elements. the input of the counting thruvgger is connected to the output of the first OR element, the first input of which is connected to the input of the corresponding bit of the term and the first input of the first element I. The second input of the first OR element is connected to the transfer output from the previous bit a. The unit output of the counting trigger is connected to the first input of the second element I, the output of which is connected to the transfer output from this bit of the adder h. Such an adder contains a delay element in each bit, which complicates the construction of the adder and impairs its reliability. The purpose of the invention is to improve the reliability and to power the adders. To achieve this goal, each digit of the adder additionally contains an element NOT and a second OR element, whose inputs are connected to the transfer outputs from the previous accumulator discharge, and an output to the second input of the first AND element whose output is connected to another transfer output from this bit. Yes, the adder and, through the element, NOT to the first authorize the third input of the counting trigger, the second input of which is connected to the add resolution bus. The third input of the first element OR is connected to the other output of the transfer of the ihz of the pred.Schetaz of the discharge of the sump. Zyuod Aervot of the Emi-Arsi OR is connected to the second inlet of the second element AND, On the sepTevite device, the function is three times the accumulating sumtus torus, the number is denoted by 1.-3 — the bits of the sticking adder, 4.6 — counting triggers, 7–12 elements AND, 13-18 elements OR, elements NOT, 22, 23,24 - inputs of the corresponding & bits of the summand and 25 resolution bus, sliders. Consider .- i paapsa cjrivnviaTOpa (2 He ss holding sr mch1; ьg | {trcgc-er 5, the single output of which is connected to the terminal with the V5 module of the element And 8, the input Ko-ropoixs; and connected to the output of the element OR 15, sheagagyuchenny to - TpHi-s epa 5, First and Second Eut; zlemektov OR 3.5 and 16 pokklyuchek to the transfer inputs from the previous (-i - 1) then bit, Third-th input of the element Or 15 is connected to the source 23 coo & the main i rb razorv a term that: a.adkpyuchen to the input element And 10 Other; |; That BXOR last created by-yen with the output element OR 16, The output element And 10 through the element NOT 20 Not connected the enable input of the trigger 5, which, with its shzugoy permitting input, is connected with the resolution bus, is 2.5, the outputs of the AND 9 and 10 elements are the transfer outputs to the following: (i -fl) matrix amount of the coin As the counting trigger of the coins would be {5 spontaneous universal trigger a scheme that has one counting input and two permitting inputs (for example, J K.trig5 er), the Terms and in and go to the inputs. 22-24 consecutively, one after the other. At the same time, the splitting of the first and second terms of the OS: is important when the signal is applied to the chic 2.5. The intermediate bit of the adder works in a special way. Suppose that the inputs of the discharge 2 are assigned to the terms having the following meanings: the first term O, -1, the second term b -1, the input of the terms is done through OR 15, the terms arrive at the counting input of the trigger 5 and one of the moves element I. At the same time from a single output of the trigger 5 to the element And 9 delivers a signal to allow transfer. Following the first, the second term also poses to the counting input of the trigger 5 and to the element AND 9. As a result of the coincidence of the two signals at the output of the element AND 9, a transfer signal is generated that propagates through the end-to-end transfer circuit towards the higher bits. After the arrival of a pulse on bus 25, the value of the sum appears in the output bit. At the same time, the locking signal from its counting output goes to one of the inputs of element I 9. If from the previous (i - 1) -th bit 1 the transfer signal (through one of the transfer buses or two buses did not arrive at the same time), then at the output And 9 will be the inhibitory potential, which is transmitted over one of the transfer tires (.L,) to the most senior (+1) bit 3 and NOT 20. The inhibitory potential at the output of the NOT 20 element is inverted, and in the form of the resolving potential is supplied on the permissive input of the trigger 5 of the given t -g bit. The second term is followed by a pulse on the bus 25, But the end of the pulse on the bus 25 is information at the output of this counting bit 3, If from the side of the previous one (i -1) of bit 1 the transfer signal has arrived (one of the tires or two tires ), then this signal, having passed the elements OR 16 and AND 10, forms at the output of the element AND 1O the resolving potential, which is the transfer signal for the next (i +1) -th bit 3, In addition, the resolving potential from the output of the element AND 10 enters the element HE 2O and is inverted. As a result, the formed The suppressing potential from the output of the HE 2O element is fed to the enable input of the trigger 5 of this 1st bit 2. The pulse following the second term of the bus 25 does not change the state of the trigger 5 of this tth bit 2, This state of the trigger 5 remains unchanged, both for the case C | :, O, and for the case O (.j 1. In both cases, at the output of the flip-flop, o is obtained the value of the sum.
Все другие разр ды сумматора работают аналогично,All other accumulator bits work in the same way,
Исключение из всех разр дов накапливающего сумматора элементов задержки позвол ет повысить надежность сумматора в целом, так как надежность этих элементов значительно ниже, чем надежность всех остальных элементов сумматора (например, выполненных в интегральном исполнении), и упростить его структуру.The exclusion of accumulative adder of delay elements from all bits makes it possible to increase the reliability of the adder as a whole, since the reliability of these elements is much lower than the reliability of all other elements of the adder (for example, made in integrated design) and simplify its structure.