(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ПОЛИНОМОВ рез сумматор 3. В эти же моменты времени по л ютс двоичные символы, соответствуклцие произведеннюМ(Х)-Р2СХ М(Х)(О-Х :M(X)()j поскольку сумматор 3св за с параллельными выходами регистра 1. Выход сумматора 3 дополнительно св зан с входом линии задержки 2, чем осуществл етс деление произведени М С х ) хр (х) на величину х . С выхода линии задержки 2 сигнал произведени посту- пает на один из входов дополнительного сумматора 5, на другой вход которого с выхода сумматора 4 поступает сигнал произведени ) На выходе сумматора 5 получаем сумму по модулю два указанных сигналов, т. е. М(х)-р(х)(х)-р2( )-;|з MCx)CPiCx),x34. )1-1Гз М(х)-Р(х)В полученном выражении дробь - оэначает задержку сигнала в линии задержки 2 к на результат произведени не вли ет. Использование предложенного соединени компонентов устройства сокращает количество сумматоров по модулю два, повышает надежность и упрощает устройство. Формула обретени Устройство дл умножени полиномов, содержащее регистр, выход которого подключен к выходам первого из сумматоров по модулю два, вход устройства подключен к входу регистра и к входу второго сумматора по модулю два, выход которого подключен к одному из входов третьего сумматора по модулю два, отличающеес тем, что, с целью повыщени надежности, дополнительно введен элемент задержки, вход которого подключен к выходу первого сумматора по модулю два и второму ВХОДУ второго сумматора по модулю два, а выход элемента задержки подключен к второму входу третьего сумматора по модулю два. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР № 255980, МКИ G06 F 7/38, 08. 07.68. 2.Патент США № 3439334, кл. 235165 , 1969 (прототип).(54) DEVICE FOR MULTIPLICATION OF POLYNOMIC CUT Adder 3. At these same moments of time, binary symbols are displayed, corresponding to the output of M (X) -P2 CX M (X) (O-X: M (X) () j since the adder is 3cB for s parallel outputs of register 1. The output of the adder 3 is additionally connected to the input of the delay line 2, thereby dividing the product M C x) xy (x) by the value x. From the output of the delay line 2, the product signal is received at one of the inputs of the additional adder 5, to the other input of which the output of the adder 4 receives the product)) At the output of the adder 5, we obtain the sum modulo two of these signals, i.e. M (x) -p (x) (x) -p2 () -; | h MCx) CPiCx), x34. ) 1-1Gz M (x) -P (x) In the expression obtained, the fraction —e means the delay of the signal in the delay line 2 K does not affect the result of the product. The use of the proposed connection of the device components reduces the number of modulo-two adders, increases reliability and simplifies the device. A device for multiplying polynomials, containing a register whose output is connected to the outputs of the first modulo-two adders, a device input connected to the register input and to the input of the second modulo-two, the output of which is connected to one of the inputs of the third modulo-two, characterized in that, in order to increase reliability, a delay element is additionally introduced, the input of which is connected to the output of the first modulo-two adder and the second INPUT of the second modulo-two adder, and the output of the delay element connected to the second input of the third modulo adder. Sources of information taken into account in the examination: 1. USSR author's certificate number 255980, MKI G06 F 7/38, 08. 07.68. 2. US patent number 3439334, cl. 235165, 1969 (prototype).
ГR
ВыходOutput