SU533988A1 - Ячейка пам ти на мдп-транзисторах - Google Patents

Description

тор 1, если запоминающий конденсатор 2 зар жен ( чейка пам ти хранит логическую единицу ), и далее через открытый транзистор 3 считывани  зар жает паразитный конденсатор 8. В течение тактового импульса Ф2 через открытый транзистор 4 записи подзар жаетс  конденсатор 2 путем перераспределени  зар да между параллельно включенными конденсаторами 8 и 2.

Если запоминающий конденсатор 2 разр жен ( чейка пам ти хранит логический нуль), то тактовый импульс Ф1 не проходит через запертый запоминающий транзистор 1. В итоге не происходит подзар да конденсатора 2.

Режим записи. Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса 02 на шину 6 импульсного питани . Через открытые транзисторы 5 и 4 обкладка конденсатора 2, соединенна  с затвором запоминающего транзистора, подключаетс  к числовой щине 10. Если записываетс  логическа  единица , то цепь зар да конденсатора 2 замыкаетс  через открытый запоминающий транзистор 1. При записи нул  зар да конденсатора 2 не происходит либо он разр жаетс  через транзисторы 5, 4 и 1, если ранее был зар жен.

Режим считывани . Числова  щина 10 предварительно разр жаетс . Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса Ф: на шину 7 импульсного питани . Когда  чейка пам ти хранит логическую единицу (конденсатор 2 зар жен), то тактовый импульс Ф через транзисторы 1, 3 и 5 вызывает увеличение (по абсолютной величине ) потенциала числовой шины 10. Если  чейка пам ти хранит логический нуль (конденсатор 2 разр жен), то запоминающий транзистор 1 заперт и изменени  потенциала числовой шины 10 не происходит.

Так как нет необходимости длительного хранени  зар да на запоминающем конденсаторе 2, величина его емкости, а следовательно, и размеры могут быть выбраны небольшими. Важно лишь, чтобы его емкость была существенно больще паразитной емкости конденсатора 11, включенного между затвором транзистора 1 и землей. В ОЗУ, построенном на предлагаемых  чейках пам ти, регенераци  осуществл етс  в каждом цикле тактовых импульсов одновременно во всех невыбранных  чейках пам ти параллельно с записью или считыванием в выбранный элемент. Поскольку частота регенерации в этом случае велика, величина паразитной емкости конденсатора 8 может быть значительно меньше емкости запоминающего конденсатора 2.

Дополнительное повыщение быстродействи  в предлагаемой  чейке за счет некоторого увеличени  ее площади достигаетс  путем использовани  конденсатора 12 «бикап в качестве запоминающего конденсатора. Включение конденсатора 12 показано на фиг. 1, затворный электрод конденсатора 12 должен

подключатьс  к затвору информационного транзистора 1. Величина емкости конденсатора 12 при хранении логической единицы должна существенно превосходить емкость паразитного конденсатора 11, а

при хранении логического нул  - намного меньше емкости конденсатора 11 во избежание ложного отпирани  запоминающего транзистора 1 при считывании логического нул . Использование предлагаемой  чейки пам ти на МДП-транзисторах позвол ет повысить быстродействие и снизить потребл емую мощность ОЗУ, построенных на этих  чейках.

Claims (1)

1. Формула изобретени 

   Ячейка пам ти на МДП-транзисторах, содержаща  запоминающий транзистор, затвор которого соединен с одной обкладкой конденсатора , адресный транзистор, затвор которого

   подключен к адресной шине, а исток - к числовой шине, и шины импульсного питани , отличающа с  тем, что, с целью снижени  потребл емой мощности и повышени  быстродействи , она содержит транзисторы считывани  и записи, причем исток транзистора считывани  соединен с истоком транзистора записи н со стоком адресного транзистора, затвор транзистора считывани  соединен со стоком запоминающего транзистора и с первой

   шиной импульсного питани , сток - с истоком запоминающего транзистора, друга  обкладка конденсатора подключена к истоку запоминающего транзистора, а затвор транзистора записи соединен с второй щиной импульсного литани , сток - с затвором запоминающего транзистора.