SU526996A1 - Устройство цифровой фазовой автоподстройки частоты - Google Patents

Description

1

Изобретение относитс  к радиотехнике и может быть использовано в системах синхронизации и когерентных си стбмах св зи.

К устройствам фазовой авто1подстройки частоты (ФАПЧ) в насто щее врем  предъ вл ютс  все более высокие требовани . В частности они используютс  дл  фильтра1ции из шумов сигналов, частота которых измен етс  во времени по сложному закону, что требует применени  устройств ФАПЧ с высоки-м пор дком астатизма, который практически удаетс  реализовать лишь в устройствах цифровой ФАПЧ.

Известно устройство цифровой фазовой автоиодстройки частоты, содержащее первый Реверсивный 1счетчик и соединенные в кольцо цифровой фазовый детектор, (подключенный к источнику еходного сигнала и к источнику импульсов счетной частоты, второй реверсивный счетчик, сумматор и преобразователь код-частота .

Однако такое устройство имеет астатизм лишь второго тор дка и, следовательно, большие динамические ошибки при из.менении частоты ВХОДНОГО сигнала.

Цель изобретени -уменьшение динамических ошибок и повышение степени астатизма до п-го пор дка, где .

Дл  этого ВХОДЫ первого реверсивного счетчика соединены с выходами цифрового фазового детектора, а выходы его разр дов - с дополнительными входами сумматора и входами первого из п - 2 последовательно включенных накопительных сумматоров, выходы разр дов каждого из которых соединены с соответствуюш,Ими дополнительными входами сум матора, прИ этом выход Преобразовател  код-частота дополнительно соединен с входами синхронизации Всех накопительных суммйторов и входом сброса второго реверсивного счетчика через делитель частоты.

На чертеже приведена структурна  электрическа  схема устройства цифровой фазовой автоподстройки частоты С астатизмом 4го пор дка.

Устройство цифровой ФАПЧ содержит первый реверсивный счетчик 1, цифровой фазовый детектор -2, второй реверсивный счетчиК 3, сумматор 4, преобразователь код-частота 5, первый накопительный сумматор б, второй накопительный сумматор 7, делитель частоты 8. Выходом устройства  вл етс  выход преобразовател  код-частота 5.

Устройство работает Следующи.м образом. Входы первого и второго реверсивных счетчиков 1, 3 соединены с выходом цифрового фазового детектора 2, который преобразует в унитарный код величину фазового рассогласовани  между входным сигналом и сигналом с выхода преобразовател  код-частота 5. В

перво.м реверсивном счетчике 1 образуетс  в параллельном коде число, и-рОПорциональное интегралу от текущего фазового раосоглаСОваин , а во втором ревереивном счетчике 3 - число, пропорциональное среднему значению фазового рассогласоваии  за период регулировани  (период сигнала на -выходе делител  частоты 8). В конце каждого периода регулировани  число из тервого реверсивного счетчвка 1 прибавл етс  к числу, ранее накопленному в первом накопительном сумматоре 6 и пропорциональному двойному интегралу от фазового рассогласовани . Затем результирующее число из первого накопителы-юто сумматора 6 лрибавл етс  к Числу, ранее накопленному во втором наконительном сумматоре 7 и пропорцнональному тройному интегралу от текущего фазового рассогласовани . Далее числа из обоих реверсивных счетчиков 1 и 3 и обоих накопительных сумматоров 6 и 7 суММируютс  В сумматоре 4, образу  новое значение кода частоты, которое сохран етс  «еиэменньтм в течение {последующего периода регулировани  и определ ет чаетоту на выходе преобразовател  код-частота 5. После этого производитс  сброс второго реверсивного счетчика 3. В результате вышеописанных онерадий выходна  частота измен етс  таким образом, чтобы в стационарном режиме скомпенсировать исходное фазовое рассогласование.

Наличие в у-ст, ойстве накопительных с)мМаторов 6, 7, осуществл ющих ид-сальиое цифровое -интегрирование, обеспечивает астатизм соо- ветствующего пор дка и, следовательно, уменьшение дниамических ошибок.

Claims (1)

1. Формула изобретен и  

   Устройство дифро вой фазовой автаподстрой-ки частоты, содержащее первый реверсивный счетчик и соединеиные в кольцо цифровой фазовый детектор, подключенный к источнику в.ходного сигнала и к источнику импульсов счетной частоты, второй реверсивный -сче-гчик,

   сумматор и иреобра-заватель код-частота, о тл и ч а ю щ е ее   тем, что, с целью уменьщени  динамических ошибок и повышени  степени астати-з-ма до п-го -пор дка, где , входы первого реверсивного ечетчика соединены с

   выходами цифрового фазового детектора, а выходы его разр дов -с дополнительными входами сумматора и входами первого из п-2 последовательно включенных нако-пительных сумматоров, выходы разр дов каждого из которых соединены с соответствующими дополнительными входам-и сумматора, при этом выход п-реобразовател  код-ча-стота дополнительно соединен с входа-ми синхронизации всех иа-ко1пительных с Мматоров и входом

   сброса второго реверсивного счетчика черг де.пггель частоты.