SU519764A1 - Cyclic memory - Google Patents

Cyclic memory

Info

Publication number
SU519764A1
SU519764A1 SU2069374A SU2069374A SU519764A1 SU 519764 A1 SU519764 A1 SU 519764A1 SU 2069374 A SU2069374 A SU 2069374A SU 2069374 A SU2069374 A SU 2069374A SU 519764 A1 SU519764 A1 SU 519764A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
cyclic memory
adder
storage
code
Prior art date
Application number
SU2069374A
Other languages
Russian (ru)
Inventor
Алексей Васильевич Лисинецкий
Виктор Егорович Баранов
Алексей Павлович Мороз
Светлана Афанасьевна Данченко
Original Assignee
Предприятие П/Я А-3327
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3327 filed Critical Предприятие П/Я А-3327
Priority to SU2069374A priority Critical patent/SU519764A1/en
Application granted granted Critical
Publication of SU519764A1 publication Critical patent/SU519764A1/en

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

И.ирку.ииювапис iiii4)opM;iiu-iii n .;iio6oii из Я сек накопител  1 продолжаетс  до тех пор, пока в соответствующей  чейке накопител  не установитс  нулевой код. В этом случае дешифратор 3 вырабатывает сигнал запрета цирУ- 1Ц1и инООрмаци} до следующего такта перезаписи, поступишпего с выхода блока 2 скихроипзации в «ервые  чейки накопител  1. В соответствующие  чейки накопител  также запасываетс  нулевой код, так как сигнал запрета -циркул ции подаетс  на один входы сумматора 4 и запрендает изменение кода вреAicii - хранени , поступающего на его входы с выходов накопител . Таким образом, записанна  в разлигные моме.чты времени информаци  циркулирует в  чейках накопител  в течение промежутка времени, определ емого кодом времени хранени , записы аемым в соответствующие каскады  чеек накопител , и шагом изменени  кода, задйТ аемым извне через одни входы сумматора 4. Измен   щаг прнрапдени  кода временп хранени , можно унравл ть временем хранени  и)-;формацип, записанной в накопитель.I.irku.iiuvapis iiii4) opM; iiu-iii n.; Iio6oii from I sec drive 1 continues until a zero code is set in the corresponding drive slot. In this case, the decoder 3 generates a prohibition signal for circulating 1C1 and inOORMATI} to the next rewriting cycle, received from the output of block 2 of high-leveling in the first drive cell 1. A zero code is also stored in the corresponding drive cell, since the inhibit-circulation signal is fed into one the inputs of the adder 4 and prevents the change of the code for the time aii-storage arriving at its inputs from the outputs of the accumulator. Thus, the information recorded at different points in the time interval circulates in the cells of the accumulator during the period of time determined by the storage time code recorded in the corresponding cascades of the accumulator cells and from the outside through the same inputs of the adder 4. Modify the counter By storing the storage time code, it is possible to control the storage time and) - the memory stored in the drive.

4 Фор м у д а изобретен и  4 Form at d and invented and

Циклическое запоминающее устройство, .содержащ ,ее иакоиитель, первые входы которого соед1 не1 Ь с блоком синхронизации, вторые входы накопител  подключены к входу устройства , которого соединены с первыми вылэ.члмп накопител , вторые выходы коTOjjoro подключены к входам дешифратора,A cyclic memory device, containing, its driver, the first inputs of which are connected to the synchronization unit, the second inputs of the storage device are connected to the input of the device, which is connected to the first ones of the storage device, the second outputs are connected to the inputs of the decoder,

о т л и ч а ю щ е е с   тем, что, с целью унрощени  устройства, оно содержит сумматор, одни входы которого подключены к входу устройства , другие входы сумматора соединены с входами .чешфнратора, выход которого соед неп с третьими входами сумматора, выходы которого подключены к третьим входам накошител .This means that, in order to reinforce the device, it contains an adder, some inputs of which are connected to the input of the device, other inputs of the adder are connected to the inputs of the cheshfnrator, the output of which is connected to the third inputs of the adder, the outputs of which are connected to the third inputs of the skewer.

Источники, прин тые во внимание при экснертизо:Sources taken into account when exnertizo:

1. Патент Великобритании № 1275310, кл. G 4С,опубликовано в 1971.1. Patent of Great Britain No. 1275310, cl. G 4C, published in 1971.

.Патент Франции № 2052140, кл. G ПС 19/00, опубликовано в 1971. .Patent of France No. 2052140, cl. G PS 19/00, published in 1971.

JJ

SU2069374A 1974-10-21 1974-10-21 Cyclic memory SU519764A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2069374A SU519764A1 (en) 1974-10-21 1974-10-21 Cyclic memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2069374A SU519764A1 (en) 1974-10-21 1974-10-21 Cyclic memory

Publications (1)

Publication Number Publication Date
SU519764A1 true SU519764A1 (en) 1976-06-30

Family

ID=20598981

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2069374A SU519764A1 (en) 1974-10-21 1974-10-21 Cyclic memory

Country Status (1)

Country Link
SU (1) SU519764A1 (en)

Similar Documents

Publication Publication Date Title
SU519764A1 (en) Cyclic memory
JPS56120226A (en) Pulse generator
JPS5570920A (en) Memory control system
FI73857C (en) Circuit for addressing a register set in a switching station
SU472335A1 (en) Software temporary device
SU482786A1 (en) Device for compressing information
SU1091146A1 (en) Generator of sequnce of p fibonacci numbers
SU542999A1 (en) Digital integrator
SU518781A1 (en) Computing device digital integrating structure
SU578642A1 (en) Arithmetic device
SU1617437A1 (en) Device for dividing binary numbers
SU1485255A1 (en) Buffer memory addressing unit
SU546933A1 (en) Memory device
SU490179A1 (en) Memory device
SU1007103A1 (en) Square rooting device
JPS5469337A (en) Shading correction system
SU399848A1 (en) HOMOGENEOUS STRUCTURE
SU788412A1 (en) Device for synchronizing timing generators of digital switching units
JP2915912B2 (en) Pattern sequence control circuit for semiconductor test equipment
SU1605220A1 (en) Device for input of frequency signals
SU553679A1 (en) Buffer storage device
SU752468A1 (en) Storage
SU1279046A1 (en) Pulse repetition frequency multiplier
SU570047A1 (en) Device for reproducing of function
SU1018256A1 (en) Computing device