SU516103A2 - Устройство дл контрол матриц пам ти - Google Patents
Устройство дл контрол матриц пам тиInfo
- Publication number
- SU516103A2 SU516103A2 SU2112631A SU2112631A SU516103A2 SU 516103 A2 SU516103 A2 SU 516103A2 SU 2112631 A SU2112631 A SU 2112631A SU 2112631 A SU2112631 A SU 2112631A SU 516103 A2 SU516103 A2 SU 516103A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- matrix
- block
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
1
Изобретение относитс к запоминающим устройствам и (МОжет быть использовано нри изготовлении и испытании матриц оиеративкой пам ти.
Известны устройства дл контрол матриц иaiм ти 1, 2, 3.
Одно из них, содержащее двухкоординатный самописец в качестве регистрирующего прибора, позвол ет получить лищь траницу работоспособности, не дава никаких сведеНИИ об участках области неработоспособности, непосредствепно прилегающих IK границе области работоспособности 1.
Другое известное устройство дл контрол матриц пам ти, содержащее электроуправл емую пищущую мащинку, имеет сравнительное малое быстродействие. Кроме того, его недостатком вл ютс и неиопользованные функциональные воз-можиости блока печати 2.
Известно та-кже устройство дл контрол матриц нам ти, содержащее генераторы ступенчатых напр жений, выходы одного из iOTOрых соединены соответственно с входами другого тенератора и блока управлени печатью, а входы общих генераторов - с выходом злемента «И, к иервому входу которого подключен -выход триггера, входом св заниого с выходом блока управлени , и блок вы влени сбоев 3.
Однако у такого устройства невысока степень автоматизации процесса контрол , котора обусловливает необходимость посто нного контрол со стороны оператора за окончанием печатани области работоспособности, что снижает надежность работы устройства.
Цель изобретени - повышение надежности работы устройства дл контрол матриц пам ти.
Это достигаетс тем, что В устройСтво введены дополнительный элемент «И, элемент задержки и два дополнительных триггера, первые входы которых подключены к выход}- элемента «НЕ, вторые входы-соответственно к выходам блока управлени и элемента задержки , а выходы-к первому и второму входам дополнительного элемента «И, третий вход которого соединен с выходом элемента «И и входом элемента задержки, а выход-с входом блока упра влени печатью.
На чертел-се представлена блок-схема устройства дл контрол матриц пам ти.
Claims (3)
- Устройство содержит генераторы 1 и 2 CTVненчатых напр жений (генератор 1-генератор падающего ступенчатого напр жени ), блок 3 управлени печатью, блок 4 печатл, блок 5 вы влени сбоев, блок 6 управлени , триггер 7, элемент «НЕ 8, элемент «Н 9 на два входа, контролируемую матрицу 10. дополнптельпые триггеры И и 12, элемент 13 задержки и дополиительиый элемент «И 14 на три входа. Вход генератора 2 нодключен ,к выходу генератора 1, выходы генераторов 1 и 2 соединены через блок 6 унравлени н контролируе .мую Матрицу 10 с входом блока 5 вы влени сбоев, другие выходы генераторов объединены и через блок 3 унравлени нечатью подключены к входу блока 4 печати. Выход блока 5 вы влени сбоев соединен с входом блока 3 унравлени нечатью и одним входом элемента «И 9 неносредственно, а через элемент «НЕ 8 - с нервыми входами триггеров 7, 11 и 12, вторые входы триггеров 7 и 11-с блоком 6 унравлени . Второй вход триггера 12 подключен к выходу элемента 13 задержки, выход триггера 7 - к другому входу элемента «И 9, выход которого соединен с входами блока 3 унравлени нечатью и генератора 1, третьим входом элемента «И 14 и входом элемента 13 задержки. Выходы триггеров 11 и 12 св заны с первым и вторым входами элемента «И 14, выход которой подключен к входу бло1ка управлени печатью. Устройство работает следующим образо.м. Блок 6 унравлени выдает по программе один или несколько циклов «запись - считывание информации по всем адресам контролируемой матрицы 10. Записываема и считываема информаци сравниваетс в блоке 5 вы влени сбоев. При совнадении заннсанной и .считанной информации на выходе блока вы влени сбоев по вл етс один сигнал, например низкий уровень, он подаетс па блок 3 унравлени нечатью и блок 4 печати, печатает Знак, нанример «, онредел ющий область работоснособности нровер емой матрицы 10. В случае несовпадени занисанной и считанной информации на выходе блока вы влени сбоев образуетс другой сигнал, например высокий уровень, в результате чего блок нечати отнечатывает другой знак, нанример «-j-, определ ющий неработоспособность нровер емой матрицы. Когда сигнал несовпадени занисанной и считанной информации в контролируемом обходе всех адресов нровер емой матрицы следует хот бы носле одного сигнала совнадени 1Сравниваемой информации, триггеры 7 н И через элемент «НЕ 8 устанавливаютс в общем случае первым сигналом совнадени в единичное состо ние и на элементы «И 9 .ч 14 подаютс разрешающие уровни (в данном случае высокие). После этого первый сигнал несовнадени в TOiM же обходе адресов с выхода блока вы влени сбоев воздействует на вход «установка в нуль генератора 1 падающего стуненчатого напр жени , устанавливает его в исходное нулевое состо нне, действу на вход блока 6 унравлени нечатью, осуществл ет возврат каретки блока 4 нечати в исходное ноложение следующей строки и нереводит триггер 12 в единичное состо ние. В результате этого отпечатываетс область работоспособности, ограниченна в Конде каждой .строки только одним знаком области неработоспособности провер емой матрицы 10. Остальные siHaKH, определ ющие неработоспособность провер емой матрицы, не вывод тс на .печать. В случае, когда после строки, содержащей хоть один знак работоспособности, идет строка со всеми знаками, которые определ ют область неработоснособности матрицы, триггер 12 остаетс в единичном состо нии, так как он устанавливаетс в нулевое состо ние сигналом знака, который соответствует совпадению записанной и считанной информации. Разрещающий уровень (в данном 1случае, высокий) с выхода триггера 12 поступает на элемент «И 14, где уже присутствует разрешающий (высокий) уровень с выхода триггера 11, н нрн поступлении на третий вход элемента «И 14 сигнала возврата каретки с выхода элемента «И 9 управл ющий сигнал с выхода элемента «И 14 подаетс в блок 3 унравлени печатью на останов блока 4 печати. Устройство, таким образом, обеспечивает автоматический останов после нанечатани области работоспособности. Участие оператора в нроцессе контрол матриц пам ти сведена к минимуму и состоит лищь IB том, что оператор осуществл ет только подготовку и пуск устройства дл контрол . Процесс контрол матриц и останов устройства по окончанию контрол происходит автоматически. Это сунгественно повыщает надежность работы устройства . Формула изобретени Устройство дл контрол матриц пам ти но авт. св. N° 464019, отличающеес тем, что, с целью увеличени быстродействи и новыщени надежности работы устройства, оно содержит дополнителыный элемент «И, элемент задержки и два донолнительных триггера , нервые входы 1которых подключены к выходу элемента «НЕ, вторые входы-соответственно к выходам блока унравлени и элемента задержки, а выходы - к первому и второму входам дополнительного элемента «И, третий вход которого соединен с выходом элемента «И и входом элемента задержки, а выход с входом блока унравлени нечатью. Источники информации, прин тые во внимание при экснертизе: 1.Электроника, 1966, № 45, стр. 41.
- 2.Авт. св. № 242969, М. Кл. GI1C 29/00, 1966.
- 3.Авт. св. № 464019, М. Кл. G НС 29/00, 1972./ /
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2112631A SU516103A2 (ru) | 1975-03-10 | 1975-03-10 | Устройство дл контрол матриц пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2112631A SU516103A2 (ru) | 1975-03-10 | 1975-03-10 | Устройство дл контрол матриц пам ти |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU464019 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU516103A2 true SU516103A2 (ru) | 1976-05-30 |
Family
ID=20612454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2112631A SU516103A2 (ru) | 1975-03-10 | 1975-03-10 | Устройство дл контрол матриц пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU516103A2 (ru) |
-
1975
- 1975-03-10 SU SU2112631A patent/SU516103A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3906494C2 (ru) | ||
US5170398A (en) | Pattern generating apparatus for memory having a logical operation function | |
DE3382744T2 (de) | Mikroprozessorsysteme für elektronische Frankiereinrichtungen. | |
DE2328058A1 (de) | Digitale datenverarbeitungsanordnung | |
DE69126199T2 (de) | Integrierter Schaltkreis mit eingebautem Selbsttest für die Erkennung logischer Fehler | |
SE8304170L (sv) | Sjelvtestande system for skyddssystem till kernreaktorer | |
DE2952631C2 (de) | Schaltungsanordnung zur Diagnose einer Datenverarbeitungsanlage | |
SU516103A2 (ru) | Устройство дл контрол матриц пам ти | |
DE3685717T2 (de) | Speicherzellenanordnung. | |
DE2043881B2 (de) | Fotoelektrische einrichtung mit einem optischen zeichentraeger, insbesondere fuer preisberechnungswaagen | |
DE68918839T2 (de) | Steuergerät für einen pipeline-adressenprüfbit-stapelspeicher. | |
SU464019A1 (ru) | Устройство дл контрол матриц пам ти | |
SU639024A1 (ru) | Устройство дл контрол запоминающих матриц | |
KR870010404A (ko) | 고장진단장치 | |
SU524227A1 (ru) | Устройство дл контрол матриц пам ти | |
DE3136567C2 (de) | Anordnung zum Ermitteln des Auslastungsgrades mindestens eines elektronischen Gerätes | |
DE2219395A1 (de) | Elektrisches Prüfgerät | |
KR950006214B1 (ko) | 셀프체크회로부착 패턴메모리회로 | |
SU597010A2 (ru) | Устройство дл контрол матриц пам ти | |
SU750570A1 (ru) | Устройство дл контрол оперативной пам ти | |
GB1450178A (en) | Line by line scanning of a drawing | |
GB2261748A (en) | Method for diagnosis in an electrically controlled mechanical device | |
SU963107A2 (ru) | Устройство дл контрол блока пам ти | |
SU746691A1 (ru) | Устройство дл контрол знаний учащихс | |
SU607218A1 (ru) | Устройство дл контрол цифровых блоков |