SU516040A1 - Device for controlling the sequence of the program modules - Google Patents
Device for controlling the sequence of the program modulesInfo
- Publication number
- SU516040A1 SU516040A1 SU1924860A SU1924860A SU516040A1 SU 516040 A1 SU516040 A1 SU 516040A1 SU 1924860 A SU1924860 A SU 1924860A SU 1924860 A SU1924860 A SU 1924860A SU 516040 A1 SU516040 A1 SU 516040A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- module
- inputs
- output
- outputs
- block
- Prior art date
Links
Landscapes
- Programmable Controllers (AREA)
Description
Изобретение относитс к области вычислительной техники. Известны устройства дл контрол очередности следовани модулей программы, содержащие блок формировани управл ющих сигналов , матрицу запомипапи состо ний модулей , два блока элементов «И, блок сравнени и блок регистров номеров модулей, вход которого подключен к информационному входу устройства, а выходы соединены с первой группой входов блока сравнени . Втора группа входов блока подключена к входу приема модул программы устройства. Выход блока формировани управл ющих сигналов соединен с первыми входами строк матрицы запоминани состо ний модулей. Известные устройства не позвол ют осуществл ть контроль за своевременностью включени в работу модулей программы. Целью изобретени вл етс расширение функциональных возможностей устройства. Устройство отличаетс от известных тем, что оно содержит два элемента «ИЛИ, выход первого из которых соединен с выходом разрешени выполнени очередного модул программы устройства, а выход второго - с выходом ошибочного включени модул в работу устройства. Входы первого элемента «ИЛИ подключены к первым выходам столбцов матрицы запоминани состо нии модулей и входам блока формировани управл ющих с.игналов, а входы второго элемента «ИЛИ подключены к вторым выходам столбцов матрицы запоминани состо ний модулей и выходу несовпадени блока сравнени , информационные выходы которого соединены с первыми группами входов блоков элементов «И, вторые группы входов которых объединены и подключены к соответствующим управл ющим входам устройства. Выходы одного блока элементов «И соединены с вторыми входами строк матрицы запоминани состо ний модулей, входы столбцов которой подключены к выходам другого блока элементов «И. Блок-схема устройства дл контрол очередности следовани модулей программы приведена на чертеже. Устройство содержит блок 1 формировани управл ющих сигналов, матрицу 2 запоминани состо ний модулей, блок 3 регистров номеров модулей, блок 4 сравнени , информационный вход 5, вход 6 приема модул нрограммы , управл ющие входы 7 и 8, элементы «ИЛИ 9 и 10, выход 11 разрешени выполнени очередного модул программы, выход 12 ошибочного включени модул в работу , блоки элементов «И 13 и 14.This invention relates to the field of computing. There are known devices for controlling the sequence of the program modules, containing a control signal generation unit, a matrix for remembering module states, two AND units, a comparison unit, and a module number registers unit whose input is connected to the information input of the device, and the outputs are connected to the first group input block comparison. The second group of block inputs is connected to the input of the module of the device program. The output of the control signal generating unit is connected to the first inputs of the rows of the memory module of the module states. The known devices do not allow monitoring the timeliness of the inclusion of the program modules in the work. The aim of the invention is to expand the functionality of the device. The device differs from the known ones in that it contains two OR elements, the output of the first of which is connected to the output permit of executing the next module of the program of the device, and the output of the second one - with the output of erroneous switching the module into operation of the device. The inputs of the first element OR are connected to the first outputs of the columns of the memory matrix of the modules and the inputs of the control signal generation unit, and the inputs of the second element of OR are connected to the second outputs of the columns of the memory module of the comparison module, information outputs of which connected to the first groups of inputs of blocks of elements "And, the second groups of inputs of which are combined and connected to the corresponding control inputs of the device. The outputs of one block of elements "I" are connected to the second inputs of rows of the memory matrix of the module states, the inputs of the columns of which are connected to the outputs of another block of elements "I. The block diagram of the device for controlling the sequence of the program modules is shown in the drawing. The device contains a control signal generation unit 1, a module state memory 2, a module number registers unit 3, a comparison unit 4, information input 5, module reception input 6, control inputs 7 and 8, and OR 9 and 10 elements, output 11 of permitting the execution of the next module of the program, output 12 of erroneous switching the module into operation, blocks of elements "And 13 and 14.
Устройство дл контрол очередности следовани модулей программы работает следующим образом.The device for controlling the sequence of the following program modules works as follows.
Каждый столбец матрицы запоминани состо ний модулей сопоставл етс с модулем программы. Строки матрицы запоминани состо ний модулей соответствуют модул мпредшественникам . В отдельных строках каждого столбца записываетс единица, если данный модуль зависит от модул -предшественника , и нуль, если не зависит. Запись исходной информации в матрицу запоминани состо ний модулей производитс при помощи управл ющих сигналов, формируемых под действием планировщика. Перед включением в работу очередного модул программы осуществл етс проверка отсутстви единиц в соответствующем столбце. Если в данном столбце имеетс хот бы одна единица, то выводитс заключение о том, что не все модули-предшественники реализованы и вырабатываетс сигнал «Ошибочное включение модул в работу.Each column of the memory module memory module is associated with a program module. The rows of the memory module memory module correspond to the module predecessors. A unit is recorded in separate rows of each column if the module is dependent on the predecessor module, and zero if it is not. The initial information is written into the memory module of the module states using control signals generated by the scheduler. Before the next module of the program is put into operation, the absence of ones in the corresponding column is checked. If there is at least one unit in this column, then it is concluded that not all the predecessor modules are implemented and the "Incorrect module activation into operation" signal is generated.
Устройство функционирует в трех режимах: записи зависимостей очередного модул программы , контрол правильности включени модул в работу и стирани зависимостей модул после его выполнени .The device operates in three modes: recording dependencies of the next module of the program, monitoring the correctness of switching the module into operation, and erasing the dependencies of the module after it has been executed.
В режиме записи зависимостей очередного модул программы устройство функционирует следующим образом.In the mode of recording dependencies of the next module of the program, the device operates as follows.
На вход 6 поступает номер модул , дл которого необходимо записать зависимость, а на вход 8 - управл ющий сигнал. Блок сравнени осуществл ет сравнение записанных в блоке 3 номеров .модулей и номера, поступившего на вход 6. В результате возникает сигнал иа одном из выходов блока сравнени , который через один из элементов «И блока 14 возбуждает соответствующий столбец матрицы запоминани состо ний модулей. Одновременно из блока 1 в строки матрицы, соответствующие модул м-предшественникам, подаютс сигналы записи единиц, под действием которых на пересечении возбужденного столбца и строк записываютс единицы.Input 6 receives the number of the module for which the dependence is to be written, and input 8 receives the control signal. The comparator compares the 3 modules and the numbers received at input 6. A signal is generated from one of the outputs of the comparator, which, through one of the elements of AND 14, excites the corresponding column of the memory module of the module states. At the same time, from block 1, the unit write signals are sent to the rows of the matrix corresponding to the moduli of the predecessors, under the action of which units are recorded at the intersection of the excited column and rows.
В режиме контрол правильности включени модул возбуждение столбца матрицы запоминани состо ний модулей производитс так же, как и в режиме записи св зей. Далее под действием управл ющих сигналов, поступающих из блока 1, происходит проверка зависимости модул , соответствующего возбужденному столбцу, от модулей-предшественников . Если в данном столбце отсутствуют единицы, то возбуждаетс первый из его выходов , в результате чего возникает сигнал на выходе элемента «ИЛИ 9, разрешающий выполнение очередного модул программы. Одновременно с этим выдаетс осведомительный сигнал в блок 1 дл заполнени номера модул программы, включаемого в работу. В случае наличи в данном столбце единицы хот бы в одной из строк, возбуждаетс второй выход данного столбца, в результате чегоIn the mode of checking the correctness of switching on the modules, the excitation of a column of the memory matrix of the states of the modules is performed in the same way as in the recording mode of communications. Then, under the action of control signals from block 1, the dependence of the module corresponding to the excited column on the predecessor modules is checked. If there are no units in this column, the first of its outputs is excited, resulting in a signal at the output of the element "OR 9", permitting the execution of the next program module. At the same time, a warning signal is issued to block 1 to fill in the number of the program module to be put into operation. If there is a unit in this column at least in one of the rows, the second output of this column is excited, as a result
возникает сигнал ошибочного включени модул на выходе второго элемента «ИЛИ 10. Если в процессе контрол правильности включени модул номер включаемого модул , поступающий на вход 6, не совпал ни с одним из номеров модулей программ, записанных в блоке 3, возникает сигнал на выходе несовпадени блока 4 сравнени , который, проход через элемент «ИЛИ 10, обеспечивает формирование сигнала ошибочного включени модул на выходе 12.A module erroneous turn-on signal appears at the output of the second element OR 10. If, in the process of checking that the module is turned on correctly, the module number to be turned on, input 6 does not match any of the program module numbers recorded in block 3, a signal appears at the output of the block mismatch 4 comparison, which, passing through the element "OR 10", provides for the formation of a signal of an erroneous switching on of the module at the output 12.
В режи-ме стирани зависимостей модул программы после его выполнени на вход 6 поступает номер уже реализованного модул In the mode of erasing dependencies of a program module after its execution, input 6 receives the number of an already implemented module
программы, а на вход 7 - управл ющий сигнал . В результате сравнени номеров модулей в блоке 4 и срабатывани одного из элементов в блоке 13 возбуждаетс одна из строк матрицы запоминани состо ний модулей 2, после чего под действием управл ющего сигнала, поступающего из блока 1, происходит стирание единиц во всех столбцах возбужденной строки.program, and the input 7 - control signal. By comparing the numbers of the modules in block 4 and the operation of one of the elements in block 13, one of the rows of the memory matrix of the states of modules 2 is excited, after which, under the action of the control signal from block 1, units are erased in all columns of the excited row.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1924860A SU516040A1 (en) | 1973-05-31 | 1973-05-31 | Device for controlling the sequence of the program modules |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1924860A SU516040A1 (en) | 1973-05-31 | 1973-05-31 | Device for controlling the sequence of the program modules |
Publications (1)
Publication Number | Publication Date |
---|---|
SU516040A1 true SU516040A1 (en) | 1976-05-30 |
Family
ID=20554495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1924860A SU516040A1 (en) | 1973-05-31 | 1973-05-31 | Device for controlling the sequence of the program modules |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU516040A1 (en) |
-
1973
- 1973-05-31 SU SU1924860A patent/SU516040A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5673271A (en) | High speed pattern generator | |
SU516040A1 (en) | Device for controlling the sequence of the program modules | |
JPS608556B2 (en) | Memory refresh counter testing method and device | |
SU601762A1 (en) | Device for testing quick-action semiconductor stores | |
SU1337900A1 (en) | Fault-simulating device | |
SU576609A1 (en) | Associative memory | |
SU1508215A1 (en) | Device for monitoring program run | |
SU1003151A1 (en) | Storage device with information check at recording | |
SU1137472A1 (en) | Debugging device | |
SU1529221A1 (en) | Multichannel signature analyzer | |
SU451082A1 (en) | Fault finding device | |
SU830587A1 (en) | Self-checking storage device | |
SU942025A1 (en) | Device for discrete object checking and diagnostics | |
SU1053161A1 (en) | Controller for domain storage | |
SU706882A1 (en) | Storage monitoring device | |
SU1173414A1 (en) | Program control device | |
SU1392587A1 (en) | Device for exercizing and checking operator main storage | |
SU1124331A2 (en) | System for automatic inspecting of large-scale-integrated circuits | |
SU1065886A1 (en) | Dynamic storage | |
SU1453406A1 (en) | Device for distributing tasks among processors | |
SU943731A1 (en) | Device for code sequence analysis | |
SU1376121A2 (en) | Device for recording and checking programmed read-only memory | |
SU1175022A1 (en) | Device for checking pulse trains | |
SU384139A1 (en) | AUTOMATIC SYSTEM FOR TESTS OF STORING DEVICES | |
SU1309042A1 (en) | Device for finding faulted blocks and elements |