SU503245A1 - Цифрова система дл обработки данных - Google Patents

Цифрова система дл обработки данных

Info

Publication number
SU503245A1
SU503245A1 SU2016335A SU2016335A SU503245A1 SU 503245 A1 SU503245 A1 SU 503245A1 SU 2016335 A SU2016335 A SU 2016335A SU 2016335 A SU2016335 A SU 2016335A SU 503245 A1 SU503245 A1 SU 503245A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
uniform
information input
control
arithmetic
Prior art date
Application number
SU2016335A
Other languages
English (en)
Inventor
Игорь Александрович Ильин
Александр Захарович Подколзин
Олег Валентинович Титов
Original Assignee
Предприятие П/Я Г-4372
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4372 filed Critical Предприятие П/Я Г-4372
Priority to SU2016335A priority Critical patent/SU503245A1/ru
Application granted granted Critical
Publication of SU503245A1 publication Critical patent/SU503245A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

коммутатора 3; однородную арифметическую структуру 4, состо щую из процессоров 5т и коммутатора 6; однородную суммирующую структуру 7, состо щую из многовходовых сумматоров 8i-8п и коммутатора 9; элемент «ИЛИ 10; посто нное запоминающее устройство 11, состо щее из блоков пам ти 12i-12fe, коммутатор 13 вывода данных; выход 14 системы, устройство 15 управлени  и информационный вход 16 системы.
Информаци  с объекта управлени  по каналам входной информации ( 16 системы) в цифровом коде поступает чесез коммутатор 3 в оперативные запоминающие устройства 2i-2i и через коммутатор 6 - в процессоры . Каждое оперативное запоминающее устройство, вход щее в однородную оперативную запоминающую структуру 1, хранит цифровую информацию, необходимую дл  выработки числового значени  алгоритма управлени  (регулировани ). Посто нное запоминающее устройство 11 хранит константы, требуемые дл  вычислени  алгоритмов управлени  (регулировани ). Все математические операции , при помощи которых формируетс  алгоритм управлени  (регулировани ), производ тс  в однородной арифметической структуре 4. Каждый процессор этой структуры настраиваетс  на вычисление определенной составл ющей алгоритма управлени  (регулировани ). Окончательное числовое значение вырабатываемого алгоритма управлени  (регулировани ) получаетс  с помощью одного из сумматоров , вход щих в однородную суммирующую структуру 7.
Процессоры и многовходовые сумматоры могут быть построены с учетом обработки информации последовательным, параллельным или комбинированным способом. Устройство 15 управлени  осуществл ет управление процессом настройки однородных структур 1, 4 и 7 и устройства И и координирует работу всех узлов системы при -вычислени х алгоритмов управлени  (регулировани ).
Прин та  организаци  системы позвол ет реализовывать различные по назначению и сложности алгоритмы управлени  и регулировани  при сохранении структуры системы.

Claims (1)

  1. Формула изобретени 
    Цифрова  система дл  обработки данных,
    содержаща  посто нное запоминающее устройство , коммутатор вывода данных, выход которого подключен к выходу системы, однородную арифметическую структуру, устройство управлени , выход которого соединен с
    управл ющими входами однородной арифметической структуры, посто нного запоминающего устройства и коммутатора вывода данных , -информациоиный вход системы соединен с первым информационным входом однородной арифметической структуры, отличающа с  тем, что, с целью увеличени  быстродействи , упрощени  перестройки и повыщени  коэффициента использовани  оборудовани , в нее введены элемент «ИЛИ, однородна 
    оперативна  запоминающа  структура и однородна  суммирующа  структура, вход однородной суммирующей структуры соединен с выходом однор- дной арифметической структуры , управл ющий вход - с выходом устройства управлени , выход - подключен к первому информационному входу однородной оперативной запоминающей структуры и через элемент «ИЛИ - ко входу коммутатора вывода данных, вторые информационные входы
    однородной оперативной запоминающей структуры и однородной арифметической структуры подключены к выходу однородной оперативной запоминающей структуры, третий информационный вход которой соединен с информационным входом системы, управл ющий вход-с выходом устройства управлени , третий информационный вход однородной арифметической структуры соединен с выходом посто нного запоминающего устройства.
SU2016335A 1974-04-08 1974-04-08 Цифрова система дл обработки данных SU503245A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2016335A SU503245A1 (ru) 1974-04-08 1974-04-08 Цифрова система дл обработки данных

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2016335A SU503245A1 (ru) 1974-04-08 1974-04-08 Цифрова система дл обработки данных

Publications (1)

Publication Number Publication Date
SU503245A1 true SU503245A1 (ru) 1976-02-15

Family

ID=20582066

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2016335A SU503245A1 (ru) 1974-04-08 1974-04-08 Цифрова система дл обработки данных

Country Status (1)

Country Link
SU (1) SU503245A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4308178A1 (de) * 1993-03-15 1994-09-22 Mir Patent Lizenzverwertungen Homogene Rechnerstruktur

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4308178A1 (de) * 1993-03-15 1994-09-22 Mir Patent Lizenzverwertungen Homogene Rechnerstruktur

Similar Documents

Publication Publication Date Title
Hu Decentralized stabilization of large scale interconnected systems with delays
Betancourt et al. Parallel inversion of sparse matrices.
SU503245A1 (ru) Цифрова система дл обработки данных
US4225933A (en) Exponential function computing apparatus
CN112446007A (zh) 一种矩阵运算方法、运算装置以及处理器
Gaylord et al. Truth-table look-up processing: number representation, multilevel coding, and logical minimization
Rashevsky A problem in the mathematical biophysics of interaction of two or more individuals which may be of interest in mathematical sociology
Majithia Cellular array for extraction of squares and square roots of binary numbers
Fagin Fast addition of large integers
SU434428A1 (ru) Вычислительная машина для решения дифференциальных уравнений
JPS6058502B2 (ja) 情報処理システム
SU432498A1 (ru) Частотно-импульсное множительно- делительное устройство
SU1024912A1 (ru) Устройство дл вычислени функции @ = @ + @
RU2025897C1 (ru) Вычислительное устройство
SU574733A1 (ru) Ячейка интегрирующей структуры дл решени уравнени лапласа
SU419894A1 (ru) Вычислительная система
SU720510A1 (ru) Ассоциативное запоминающее устройство
SU752345A1 (ru) Цифровое вычислительное устройство
Yamatani et al. A reliable estimation method of a dipole for three-dimensional Poisson equation
SU473186A1 (ru) Устройство дл определени математического ожидани линейной функции
Cariow et al. An Algorithm for the Vandermonde Matrix-Vector Multiplication with Reduced Multiplicative Complexity
Francomano et al. Parallel experience on the inverse matrix computation
Minc Theorems on nonassociative number theory
SU622090A1 (ru) Устройство дл вычислени функций синуса и косинуса
JPS6136677B2 (ru)