SU493032A1 - Многофазный двоичный делитель - Google Patents
Многофазный двоичный делительInfo
- Publication number
- SU493032A1 SU493032A1 SU1716763A SU1716763A SU493032A1 SU 493032 A1 SU493032 A1 SU 493032A1 SU 1716763 A SU1716763 A SU 1716763A SU 1716763 A SU1716763 A SU 1716763A SU 493032 A1 SU493032 A1 SU 493032A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- elements
- trigger
- multistable
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
(54) МНОГОФАЗНЫЙ ДВОИЧНЫЙ ДЕЛИТЕЛЬ дыдущего и последующего элементов дан- ного разр да, Так, выход элемента 1 первого разр да подсоединен ко входу предыдущего элемента 5 и ко входу последую- щего элемента 2. Аналогично выход эле- мента 2 подсоединен ко входам элементов 1 и 3 и т.д. Вход элемента 4 первого многос,табильного триггера соединен с выходом 6 вого канала распредели.тел . Все следующие за ним 2Пг элементов многостабильного / триггера соединены со следующими соо- ветствутощими выходами распределител , так элемент 7 соединен с выходом распредели I тел , а вход элемента 1 с выходом распре делител и т.д. Один из входов первого элемента 1-1 И-НЕ последующего многостабильного триггера соединен с выходом элемента 1 предыдущего многостабильного триггера, вход элемента 2-1 соединен с выходом элемента 3, вход элемента 3-1 соединен с выходом элемокта 5 и т.д. до последнего н чотного элемента И-НЕ предыдущего многостабильного триггера. Входы остальных элем тов И-НЕ многостаби ьного триггера соедин , ны с выходами четных элементов предыдуще многостабильного триггера, начина со втор го элемента; Так,вход элемента 4-1 соедине с выходом элемента 2, а вход элемента 5-1 соединен с выходом элемента 4. Все следующие разр ды делител подсоедин ютс к предыдущему аналогично как второй разр д к первому. Положительным качеством схемы также вл етс то, что входные тактирующие импул сы дл первого разр да делител можно получить , примен линию задержки. Причем в ходные импульсы, управл ющие первым разр дом делител могут иметь перекрытие. Единственным условием вл етс то, чтобы в любой момент времени в разр де делител были два, а в следующий момент три р дом сто щие элемента, соединеГппзЮ триггерными св зками,на которые в данный м мент времени не поданы входные импульсы. Предположим, что в первоначальный момент времени ti (см, фиг. 2) все раз- р ды делител наход тс в положении cf-низ- КИМ потен иалом напр жени на выходе элементе 2 5каждого; разр да и с высокими на выходе остальных элементов. В момеит t на выходе 6 распределител ty на выходе сигналов по витс отрицательный импульс. Он не вызывает изменение состо ни схемы делител . В момент tn по вл етс отрипательнэй импульс на выходе 7 распределител сигмалев , который вызывает по вление на выходе элемента 5 положцтельного потендиала. Положительный потенциал с выхода элемента 5 поступает на вход элемента 4 и вызывает по озление на выходе элемента 4 отрицательного потенциала. В момент t по вл етс отрицательный импульс на выходе 8 распределител сигналов (на фиг. 2 указаны эпюры на выходах всех элементов схемы, причем эпюра номера t соответству ет эпюре напр жений на выходе соответствующего элемента). Импульс на входе элемента 1 в момент д н® изменит состо ние его выхода.. I В момент / по вл етс отрицательный импульс на выходе 9 распределител сигналов, который поступает на вход элемента 2 и вызывает на выходе элемента 2 положительный потенциал. Положите-. льный потенциал с выхода элемента 2 поступает на вход элемента 1 и на вькоде элемента 1 по вл етс отрицательный потенциал, так как на остальных входах Элемента 1 положительный потенциал. В момент „ на выходе 1О по вл ет с импульс. Данный импульс изменени состо ни схемы не вызывает, так. как на выходе элемента 3, на который он пОступает , был уже положительный потенциал, В момент / на выходе распределител 11 сигналов по5тл етс второй импульс и, следовательно, на выходе элемента 4 по витс положительный потенциал, который поступит на вход элемента 3-1 и ьь зовет изменение его выходного потенциала на отрицательный, так как на остальных входах элемента 3 положительные потенциалы . В момент о на выходе 7 распределител сигналов по вл етс импульс. Он не вызывает изменени состо ни схемы. В момент выходе 8 распредели-: тел сигналов по вл етс очередной отри цательный импульс, который поступит на вход элемента 1 и вызовет на выходе элемента 1 положительный потенциал. Положительный потенциал с выхода, элемён - та 1, поступа на вход элемента 5, вы- зьгоает изменение потенциала на выходе элемента 5 на ртрицательный. В момент i, на выходе 9 распределител снгг налов по Ыт етс импульс.. Данный импульс не иэмеиит состо ни схемы. В момент .. .. на выходе 1О распреелител сигналов по вл етс отрицательный импульс, который сызьтает на выхо- де элемента 3 положительный потенциал. Положительный потенциал с выхода элемента 3 поступает на вход элемента 2 и вызьгоает на его выходе отрицательный 5 потенциал, так как на остальных входах. элемента 2 действуют положительные потенциалы .
В момент t „ на выходе 6 распределитеп по вл етс отрицательный импульс. 10 Этот импульс не вызьтает никаких изменений состо ни схемы.
В момент t на выходе 7 распредед . о
пител по вл етс очередной отрицательны импульс, который поступает на вход элемен- а 5 и вызывает его переключение и т. д.
Аналогично будут переключатьс элементы первого разр да при приходе следующих импульсов на вход первого разр да делител .20
На вход втсрого разр да делител поступают импульсы с выходов элементов первого разр да.
На вход третьего разр да делител поступают импульсы с выходов элементов23 второго разр да делител .
Работа второго и третьего разр дов делител аналогична работе первого разр да .
С выходов элементов первого разр да 30 снимаютс импульсы с периодом в два раза больше, чем период импульсов на входе делител . С выходов элементов второго и третьего разр дов делител снимаютс ик пульсы с периодом соответственно в четыре и в восемь раз больше, чем период импульсов на входе 6 делител .
Скважность импульсов на выходе многовыходового двоичного делител при малом
числе разр дов можно рогулировать.с помощью линий Задержек.
С ростом числа разр дов скважность импульсов на выходе делител стремитс к величине-j 2т
т
Claims (1)
- где (П - количество элементов в разр де. Формула изобретениМногофазный двоичный делитель, содержащий распределитель сигналов на 21 1 каналов и многостабильные триггеры, каждый из которых выполнен из 2«+ 1 элементов И-НЕ, соединениых в виде кольца, приI чем выход каждого элемента И-НЕ мно Ч стабильного триггера подсоединен к входу предыдущего и последующего элементов И-НЕ этого многостабильного триггера, отличающийс тем, что, с целью упрощени схемы, вход одного изэлементов И-НЕ первого многостабильиого триггера подсоединен к выходу первого к 1нала распределител , все следующие за ним 2 П элементов И-НЕ соединены с выходами соответствующих 2 Я- каналов распределител , один из входов первого элемента И-НЕ последуюшего многостабильного триггера соединен с выходом первого элемента И-НЕ предыдущего многостабильного триг|гера , вход второго элемента И-НЕ соеди- ( нен с выходом третьего элемента И-НЕ, Вход третьего элемента И-НЕ соединен с выходом п того и т.д. до последнего нечетного элемента И-НЕ, а входы остальных элементов И-НЕ многостабильного триггера соединены с выходами четных элементов И-НЕ предыдущего многостабиль ого Триггера, начина со второго элемента И-НЕ.40Фыг. 1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1716763A SU493032A1 (ru) | 1971-11-22 | 1971-11-22 | Многофазный двоичный делитель |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1716763A SU493032A1 (ru) | 1971-11-22 | 1971-11-22 | Многофазный двоичный делитель |
Publications (1)
Publication Number | Publication Date |
---|---|
SU493032A1 true SU493032A1 (ru) | 1975-11-25 |
Family
ID=20493732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1716763A SU493032A1 (ru) | 1971-11-22 | 1971-11-22 | Многофазный двоичный делитель |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU493032A1 (ru) |
-
1971
- 1971-11-22 SU SU1716763A patent/SU493032A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3829711A (en) | Shift registers | |
SU493032A1 (ru) | Многофазный двоичный делитель | |
US3212009A (en) | Digital register employing inhibiting means allowing gating only under preset conditions and in certain order | |
US3614776A (en) | Pulse synchronization for digital to analog converters | |
US2992339A (en) | Binary adder circuits | |
US2941091A (en) | Pulse selector circuits | |
US3125689A (en) | miller | |
US3056045A (en) | Electronic switching unit for the construction of information storage devices, counters and the like | |
SU511722A1 (ru) | Распределитель импульсов | |
SU507943A1 (ru) | Счетчик с параллельным переносом | |
SU451201A1 (ru) | Однотактный распределитель импульсов на кольцевом сдвигающем счетчике | |
SU884151A1 (ru) | Счетчик импульсов | |
SU1287281A1 (ru) | Делитель частоты с дробным коэффициентом делени | |
SU738177A1 (ru) | Счетчик на кольцевом регистре | |
SU374643A1 (ru) | Реверсивный десятичный счетчик | |
SU372690A1 (ru) | РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВЭСЕСс;;;-х:':...о, "'1 [ЙЙШ'ШО^Я;;;:';;;-',:,! | |
SU1026316A1 (ru) | Счетчик импульсов в коде Гре (его варианты) | |
SU117503A1 (ru) | Двоичный реверсивный счетчик с запуском триггеров по единичным входам | |
SU1441394A1 (ru) | Вычитатель частот с представлением информации в число-импульсном коде | |
SU410555A1 (ru) | ||
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
US3404287A (en) | Ring counter | |
SU978349A1 (ru) | Кольцевой распределитель импульсов | |
SU1183967A1 (ru) | Устройство дл распределени заданий процессорам | |
SU526080A1 (ru) | Многофазный делитель числа импульсов |