SU434407A1 - - Google Patents

Description

Изобретение относитс  к вычислительноп технике, а именно к арифметическим устройствам (АУ) вычислительных машин.

Известны АУ с магистральной структурой, состо щие из дешифратора команд, адресуемых регистров, блока выборки операндов из адресуемых регистров и собственно арифметического блока, выполн ющего над выбранными операндами заданную дешифратором команд операцию и посылающего результат в один из адресуемых регистров. Обычно, особенно в высокопроизводительных машинах, арифметический блок состоит из трех последовательных блоков - блока предварительной обработки операндов (выполн ющего, например , выравнивание пор дков при сложении чисел с плавающей зап той), блока основной обработки операндов (выполп ющего, например, сложение мантисс чисел с плавающей зап той) и блока завершающей обработки (выполн ющего, например, пормализаппю результата после операций над числами с п л а ва ющей за п той).

В таком возникает необходимость задержки выборки операндов очередной команды из адресуемых регистров и, следовательно , задержка начала выполнени  очередной команды до заверщени  записи в адресуемые регистры результата предыдущей команды. Это св зано с тем, что возможны случаи, когда в качестве операнда очередной команды должен быть использован результат предыдущей команды. Целью насто щего изобретени   вл етс 

повышение производительности АУ с магистральной структурой путем ускорени  начала выполнени  последующей команды по отношению к моменту получени  результата предыдущей ком анды.

На чертеже представлена схема предлагаемого АУ.

Оно содержит дешифратор 1 команд, последовательно включенные блоки 2-4 соответственно предварительной обработки операндов,

основной обработкп операндов, завершающей обработки результата, блок 5 адресуемых регистров и блок 6 выборки операндов. Один из входов блока 6 соединен с выходом блока 5 адресуемых регистров, другой - с выходом

дешифратора команд, а выход - с входом блока 2 предварптельной обработки операндов . В предлагаемое АУ введены добавочные блоки: блок 7 сравнени , второй блок 8 выборки операндов, третий блок 9 выборки операндов , адресный регистр 10 предварительной обработки, адресный регнс р 11 основной обработки и адресный регистр 12 завершающей обработки. Кроме того, в блок 6 выборки операндов введен третий, запрещающий вход,

соединенный с выходом блока 7 сравнени .

Цепи получени  операндов из оперативной пам ти, цепи записи результатов в оперативную пам ть и цепи св зи АУ с устройством управлени  вычислительной машины на чертеже не показаны, так как в предлагаемом АУ они не отличаютс  от аналогичных цепей известных АУ.

Работает предлагаемое АУ следующим образом .

При выборке операндов очередной команды в блок 2 на адресном регистре 10 устанавливаетс  из дешифратора 1 команд номер адресуемого регистра, в который должен быть записан результат данной команды. При передаче операндов из блока 2 в блок 3 содержимое регистра 10 пересылаетс  на регистр 11, а при передаче результата из блока 3 в блок 4 содерлсимое регистра 11 пересылаетс  на регистр 12.

Выборка операндов следующей команды в блок 2 начинаетс  сразу же после его освобождени  от предыдущей команды, однако блок 7 сравнени , сравнивающий поступающие из дешифратора команд номера адресуемых регистров, из которых должны быть выбраны эти операнды, с содержимым адресных регистров 10, И, 12, запрещает работу блока 6 выборки операндов, если операнд должен быть выбран из адресуемого регистра , номер которого содержитс  в одном из адресных регистров 10, 11 или 12. В этом случае операнд на вход блока 2 выбираетс  либо с выхода блока 3 {через второй блок 8 выборки операндов), либо с выхода блока 4 (через третий блок 9 выборки операндов), причем выборка операнда производитс  в момент по влени  соответствующего результата на выходе блока 3 или 4. Выборка операнда с выхода блока 3 производитс  только в тех случа х, когда в блоке 3 выполн етс  команда , не требующа  завершающей обработки результата (например, типа пересылки из одного адресуемого регистра в другой, типа поразр дных логических операций и т. п.). В остальных случа х операнд в блок 2 выбираетс  с выхода блока 4.

Таким образом предлагаемое АУ имеет большую производительность по сравнению с

известными АУ как в тех случа х, когда последующие команды не используют в качестве операндов результаты предыдущих команд (за счет одновременного выполнени  различных стадий трех последовательных команд), так и в тех случа х, когда результат предыдущей команды используетс  в качестве операнда последующей (за счет исключени  времени записи результата в адресуемый регистр , а при выполнении простейших команд - и за счет исключени  времени прохождени  результата через блок завершающей обработки результата).

Предмет изобретени 

Арифметическое устройство, содержащее дешифратор команд, последовательно включенные блоки нредварительной обработки операндов, основной обработки операндов, завершающей обработки результата, блок адресуемых регистров и блок выборки операндов , один из входов которого соединен с выходом блока адресуемых регистров, другой вход соединен с выходом дешифратора команд и выход - с входом блока предварительной обработки операндов, отличающеес  тем, что, с целью повышени  производительности , в него дополнительно введены блок сравнени , второй и третий блоки выборки операндов, первые входы которых соединены соответственно с выходами блоков основной и завершающей обработки операндов, вторые

входы подключены к первому и второму выходам блока сравнени , а выходы объединены и подключены ко входу блока предварительной обработки операндов, а также последовательно соединенные адресные регистры нредварительной, основной и завершающей обработки, выходы которых подключены соответственно к первому, второму и третьему входам блока сравнени , четвертый вход которого соединен с выходом дешифратора и со

входом адресного регистра предварительной обработки, а третий выход подключен к запрещающему входу первого блока выборки операндов.