SU438015A1 - Центральный процессор - Google Patents

Description

(54) ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР

IEPIOB

ЛПЧП fp ФиПД OisUi

входом арифметического устройства, четвертым выходом подключенного к первому входу схемы готовности ариф Метического устройства, второй вход и выход которой соединены соответственно с четвертым выходом и п тым входом устройства управлени .

На чертеже представлена схема предлагаемого процесса.

Схема содержит запоминающее устройство 1; устройство 2 управлени ; арифметическое устройство 3, в состав которого вход т блок 4 управлени  и блок 5 операций; регистр 6 команд; регистр 7 кодов арифметических операций , регистр 8 групп кодов; схему 9 разрешени  запроса пам ти; схему 10 готовности арифметического устройства.

Центральный процессор работает следующим образом.

Устройство 2 управлени  вырабатывает сигнал запроса очередной команды из запоминающего устройства 1 и ее адрес. Выбранна  команда из запоминающего устройства 1 поступает в регистр 6 команд. Устройство управлени  производит расшифровку этой команды по следующим признакам:

требуетс  ли обращение к запоминающему устройству за числом или нет; содержит ли команда арифметические операции или нет; ждуща  команда или нет.

Если требуетс  выборка из запоминающего устройства чисел, то устройство управлени  вырабатывают сигнал запроса запоминающего устройства по требуемому адресу. Если расшифрованна  команда окажетс  неарифметической и неждущей, то она выполн етс  в устройстве управлени . При этом запрос запоминающего устройства на выборку следующей команды формируетс  в устройстве управлени  по сигналу готовности пам ти из запоминающего устройства, не ожида  окончани  выполнени  этой операции.

При арифметической операции параллельно с запросом чисел из запоминающего устройства производитс  перепись кода операции из регистра 6 команд в регистр 7 кодов арифметических операций по сигналу из устройства 2 управлени  при условии поступлени  разрещени  в устройство 2 из схемы 10 готовности арифметического устройства.

По этому сигналу в блоке 4 управлени  арифметического устройства 3 формируетс  сигнал разрешени  приема операндов из запоминающего устройства 1 в блок 5 операций арифметического устройства 3. Формирование запроса следующей команды при выполнении арифметических операций производитс  в устройстве управлени  по сигналу из схемы 9 разрешени  запроса пам ти, который формируетс  при наличии сигнала готовности пам ти из запоминающего устройства 1 и сигнала из блока 4 арифметического устройства 3 (прие.ма операндов в блок 5 арифметического устройства 3), не дожида сь выполнени  этой операции. Из регистра 7 код операции поступает на дешифратор в блок 4 управлени 

арифметического устройства 3. С дешифратора расшифрованный код операции поступает на определенные схемы арифметического устройства 3 дл  выработки управл ющих сигналов , которые необходимы при выполнении иервой половины арифметических операций. Одновременно он фиксируетс  в соответствующих триггерах регистра 8 грунп кодов. Сигналы с этих триггеров участвуют в формироваНИИ блоком 4 управлени  арифметического устройства 3 управл ющих сигналов, необходимых при завершении арифметических операций . Наличие регистра 8 групп кодов позвол ет,

не дожида сь конца арифметической операции , начать выполнение следующей арифметической операции, так как к определенному моменту времени, которому соответствует выработка сигнала готовности арифметического

устройства, приемные регистры кода и операндов можно использовать дл  приема новой информации, не наруша  завершени  выполнени  предыдущей операции. Начало выполнени  этой арифметической операции аналогично вышеприведенной. При этом запрос и выборка следующей команды производитс  аналогично предыдущей. Таким образом, при выполнении арифметической операции производитс  выборка следующей команды и ее операндов , и если она окажетс  арифметической, то в определенный момент выполнени  предыдущей арифметической операции начинаегс  ее выполнение в арифметическом устройсгве 3, и одновременно производитс  выборка.следующей команды из запоминающего устройства 1.

В отличие от частичного совмещени  двух последовательно выполн емых арифметических операций, неждущие неарифметические

операции совмещаютс  полностью с выполнением длНННОЙ арифметической операции, так как те и другие выполн ютс  в разных устройствах процессора независимо друг от друга . Это происходит следующим образом.

После приема кода арифметической операции в регистр 7 операндов в приемные регистры арифметического устройства 3 производитс  выборка следующей команды, сигнал запроса которой формируетс  в устройстве 2 унравлени  по сигналу со схемы 9 разрешени  запроса пам ти, и если она окажетс  неарифметической и неждушей, то ее выполнение нронзводитс  так, как было описано выше, а запросы последующих команд формируютс  устройством управлени  по сигналу готовности пам ти.

Если кака -либо из команд неарифметической и ждущей конца арифметической операции, выполнение ее и запрос следующей начинаетс  после поступлени  сигнала со схемы 10 готовности арифметического устройства .

При неарифметической операции из арифметического устройства 3 подаетс  разрещающий

сигнал, и выходной сигнал определ етс  сигналом , поступающим из устройства 2 управлени .

Если выполн етс  арифметическа  операци , то после расшифровки кода операции схема 10 готовности арифметического устройства запираетс  сигналом из арифметического устройства 3. В момент времени, когда приемные регистры кода операции и операндов арифметического устройства 3 не требуютс  дл  дальнейшего выполнени  арифметической операции, блок 4 управлени  арифметического устройства 3 вырабатывает разрешающий сигнал на входе схемы 10 готовности арифметического устройства.

Предмет изобретени 

Центральный процессор, содержащий устройство управлени , арифметическое устройство , запоминающее устройство, первый и второй входы которого соединены соответственно с первыми выходами устройства управлени  и арифметического устройства, первый выход запоминающего устройства подключен к первому входу устройства управлени , второй выход - к первому входу арифметического устройства и входу регистра команд, нервый выход которого соединен с вторым входом устройства управлепи , второй выход - с первым входом регистра кодов арифметических операций, выход которого подключен к второму входу

арифметического устройства, третий вход которого соединеп с вторым В1 ходом устройства управлени , отличающийс  тем, что, с целью повышени  быстродействи , в него введены регистр групп кодов, схема готовности арифметического устройства, схема разрешени  запроса пам ти, первый вход которой соединен с вторым выходом арифметического устройства , второй вход - с третьим выходом запоминающего устройства и с третьим входом устройства управлени , четвертый вход которого подключен к выходу схемы разрешени  запроса пам ти, третий выход устройства управлени  соединен с вторым входом регистра кодов арифметических операций и с четвертым входом арифметического устройства, третий выход которого через регистр групн кодов соединен с п тым входом арифметического устройства , четвертым выходом подключенного к первому входу схемы готовности арифметического устройства, второй вход и выход которой соединен соответственно с четвертым выходом и п тым входом устройства управлени .