SU421133A1 - Кольцевой счетчик по модулю л - Google Patents

Кольцевой счетчик по модулю л

Info

Publication number
SU421133A1
SU421133A1 SU1817624A SU1817624A SU421133A1 SU 421133 A1 SU421133 A1 SU 421133A1 SU 1817624 A SU1817624 A SU 1817624A SU 1817624 A SU1817624 A SU 1817624A SU 421133 A1 SU421133 A1 SU 421133A1
Authority
SU
USSR - Soviet Union
Prior art keywords
trigger
memory
inputs
arm
switching
Prior art date
Application number
SU1817624A
Other languages
English (en)
Original Assignee
Н. А. Дзюндзик, Ю. В. Азаров , Ю. С. Крылов
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Н. А. Дзюндзик, Ю. В. Азаров , Ю. С. Крылов filed Critical Н. А. Дзюндзик, Ю. В. Азаров , Ю. С. Крылов
Priority to SU1817624A priority Critical patent/SU421133A1/ru
Application granted granted Critical
Publication of SU421133A1 publication Critical patent/SU421133A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

1
Изобретение касаетс  построени  узлов вычислительной техники и дискретной автоматики в микроэлектронном исполнении, в частности в виде больших интегральных схем (БИС).
Известно устройство, построенное в логическом базисе «И-ИЛИ-НЕ на основе двух триггеров-триггера пам ти с Л устойчивыми состо ни ми, каждое плечо которого содержит вентиль ввода информации, причем первый вход этого вентил  соединен со счетным входом кольцевого счетчика, вентиль пам ти, и коммутационного триггера с устойчивыми состо ни ми, содержащего в каждом плече по одному вентилю ввода информации и по одному вентилю пам ти, вход которого соединен со счетным входом кольцевого счетчика.
Однако в таком устройстве необходимо применение дешифратора, усложн ющего его схему , увеличивающего величину потребл емой мощности за счет сравнительно большого количества иснользуемых активных логических элементов «И-ИЛИ-НЕ.
Предложенный счетчик отличаетс  тем, что дл  его упрощени  каждое плечо коммутациониого триггера содержит по () вентилей пам ти, входы которых соединены с выходами всех остальных плеч этого триггера, за исключеиием предыдунхего смежного плеча. Первые входы вентилей ввода информации
любого плеча коммутационного триггера соединены с выходами одноименных нлеч триггера пам ти, а вторые входы этих вентилей пам ти соединены соответственно с выходами
предыдущих смежных плеч этого триггера. Вторые входы вентилей ввода ииформации триггера пам ти соединены соответственно с выходами предыдущих смежных плеч коммутационного триггера.
На чертеже приведена функциональна  схема предложеппого кольцевого счетчика по модулю N, где , 3, 4 ...; па фнг. 2 - таблица состо ний этого счетчика. Предложенный счетчик построен в логическом базисе «И-ИЛИ-НЕ и образован соединением двух триггеров - триггера пам ти с Л устойчивыми состо ни ми (элемеиты 1, 2, 3, . .., 4) и коммутационного триггера с Л устойчивыми состо ни ми (элементы 5, 6, 7, . . ., 8).
Плечи триггера пам ти (элементы 1, 2, 3, ..., 4) содержат по одному вентилю ввода информации 9-12 и по одному вентилю нам ти 13-16 дл  образовани  триггерных св зей, входы вентил  пам ти любого плеча триггера
пам ти соедипены с выходами всех остальных плеч этого трпггера. Первые входы вентилей ввода ииформацни всех нлеч триггера пам ти соединены со счетным входом кольцевого счетчика, а вторые входы этих вептилей соединены соответственно с выходами предыдущих смежных плеч (в том числе (Л-1)-го плеча - дл  нулевого) коммутациопного триггера , Плечи коммутациоиного триггера (элементы 5, 6, 7, ..., 8) содержат по одпому вентилю ввода информации 17-20, по одпому вентилю пам ти, осуп1ествл ю1цих перехват предыдуп его состо ни  коммутационного триггера при переключении триггера пам ти , - вептилц 21-24, -и по (V-2) вентилей пам ти 25-33 дл  образовани  триггерных св зей, входы вентилей пам ти любого плеча коммутациоппого триггера соединены с выходами всех остальных плеч этого триггера, за исключением нредыдущего смежного плеча (в том числе (Л-1)-го плеча - дл  нулевого ). Первые входы вептнлей ввода информации любого плеча коммутационного триггера соединены с выходами одноиме1 ных плеч триггера пам ти, а вгорые входы этих вентилей соединеиы соответственно с выходами предыдун:1,их смежных нлеч этого триггера, (в том числе (Л-)-го плеча дл  нулевого). Первые входы вентилей кратковремеппой пам ти любого плеча коммутационного триггера соединены со счетным входом кольцевого счетчика, а вторые входы этих вентилей соединены соответственно с выходами нредыдуншх смежных плеч этого триггера (в том числе (Л-1)-го плеча дл  нулевого).
При поступлении счетных имнульсов переключаетс  только одно плечо триггера пам ти , выбор которого определ етс  состо ии ми предыдущего плеча (в том числе (Л-1)-го плеча дл  нулевого) этого триггера и коммутационного триггера. После окончани  счетного имнульса коммутационный триггер переключаетс  в новое состо ние в соответствии с новым состо нием триггера пам ти. Стабильпость состо ний коммутационного триггера нри переключении триггера пам ти достигаетс  за счет перехвааа нредыдущего состо ни  ко.ммутационпого триггера при поступлении счетных импульсов на вентили (на врем  длительности этих импульсов) пам ти.
Последовательпые состо ни  кольцевого счетчика по модулю N (где , 3, 4, . . .), определ емые выходами всех плеч триггера пам ти и коммутациоппого триггера приведены в таблице, где символы «1 и «О дл  счетного импульса обозначают соответственно его наличие или отсутствие на входе кольцевого счетчика.
Предмет изобрете:ни  Кольцевой счетчик по модулю /V (где N 2, 3, 4, ...), построеппый в логическом базисе 65 «И-ИЛП-ПЕ на основе двух триггеров - . триггера пам ти с Л устойчивыми состо ни ми , каждое плечо которого содержит вентиль ввода информации, причем первый вход этого вентил  соединен со счетным входом кольцевого счетчика, вентиль пам ти, и коммутационного триггера с V устойчивыми состо ни ми , содержащего в каждом нлече по одному вентилю ввода информации п по одному вентилю пам ти, вход которого соединен со счетным входом кольцевого счетчика, о т л ич а ю щ и Ii с   тем, что, с целью его упрощени , каждое плечо коммутационного триггера содержит по (jV-2) вентилей пам ти, входы которых соединены с выходами всех остальных плеч этого триггера, за исключением предыдущего смежного плеча, первые входы вентилей ввода информации любого плеча коммутационного триггера соединены с выходами одноименных плеч триггера пам ти, а вторые входы этих вентилей и вторые входы вентилей пам ти соединены соответственно с выходами предыдущих смежных плеч этого триггера, вторые входы вентилей ввода информации триггера пам ти соединены соответственно с выходами предыдущих смежных нлеч коммутационного триггера.
N-1
е
С.ВУ:; I
SU1817624A 1972-08-09 1972-08-09 Кольцевой счетчик по модулю л SU421133A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1817624A SU421133A1 (ru) 1972-08-09 1972-08-09 Кольцевой счетчик по модулю л

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1817624A SU421133A1 (ru) 1972-08-09 1972-08-09 Кольцевой счетчик по модулю л

Publications (1)

Publication Number Publication Date
SU421133A1 true SU421133A1 (ru) 1974-03-25

Family

ID=20524008

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1817624A SU421133A1 (ru) 1972-08-09 1972-08-09 Кольцевой счетчик по модулю л

Country Status (1)

Country Link
SU (1) SU421133A1 (ru)

Similar Documents

Publication Publication Date Title
US5321368A (en) Synchronized, digital sequential circuit
Mouftah et al. Design of ternary COS/MOS memory and sequential circuits
JPH08321183A (ja) 半導体記憶装置のデータ入力回路
US5936449A (en) Dynamic CMOS register with a self-tracking clock
SU421133A1 (ru) Кольцевой счетчик по модулю л
JPH0738421A (ja) エラーチェック及び自己訂正を行えるデコードされたカウンタ
US3567968A (en) Gating system for reducing the effects of positive feedback noise in multiphase gating devices
US3636376A (en) Logic network with a low-power shift register
US5381455A (en) Interleaved shift register
US3618033A (en) Transistor shift register using bidirectional gates connected between register stages
JPS5915590B2 (ja) デイジタル信号に対する集積可能の復調器
SU429537A1 (ru) Многоустойчивый элемент с 2/v+1 устойчивымисостояниями
SU1762408A1 (ru) Счетчик импульсов в кодах Фибоначчи
JPH0690165A (ja) 論理回路
US3311737A (en) Bidirectional decade counter
SU1651375A1 (ru) Пересчетное устройство в коде Фибоначчи
US3790959A (en) Capacitive read only memory
JPS5915208B2 (ja) パワ−・オン・リセツト回路
SU450368A1 (ru) - Триггер
SU1720156A1 (ru) Пересчетна схема в коде Фибоначчи
SU1053290A1 (ru) Делитель частоты следовани импульсов с переменным коэффициентом делени
RU2642395C2 (ru) Цифровое устройство для формирования последовательностей управляющих сигналов с последовательным переносом информации
SU1720157A1 (ru) Счетчик импульсов в максимальных кодах Фибоначчи
SU439922A1 (ru) Логическа схема
US3084286A (en) Binary counter