SU420082A1 - Умножитель частоты сигналов - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано ДЛЯ иредварительного умножени  часто ноимиульсных сигналов на коэффициент, больший единицы, с целью увеличени  статической и динамической точности последующих частотомеров, а также в качестве масштабного блока в частотно-импульсных устройствах.

Известно устройство дл  умножени  частоты следовани  импульсов, содержаш,ее устройство раздвижки, блок задержки имн льсов , коммутирующий триггер, делитель часчоты , блок выделени  разности периодов двух частот, реверсивный счетчик частоты и импульсно-потенциальные схемы совпадени .

Недостатком известного устройства  вл етс  значительное количество оборудовани .

С целью упрощени  схемы предлагаемы; умножитель содержит инвертор, интегратс;р и два ключа, первые входы которых подкл;очс иы к выходу блок. вычитани  периодов, вторые входы иодктючены соответственно .; выходам интегратора и инвертора, а выхо;1ы - ко входу интегратора, выход которого соединен со входом управл емого гсперато1)а частоты н входом инвертора.

На черте се изображена схема H|ien;iaraeмого умножител  частоты сигналов.

множитель частоты состоит из блока раздвижки 1, блока 2 задержки имнульсов, коммутирующего триггера 3, схемы «PI 4, делител  частоты 5, управл емого генератора частоты 6, интегратора 7, инвертора 8, ключей 9 и 10 и блока 11 вычитани  периодов двух частот.

БЛОК раздвил ки 1, подключенный ко входу умножител , исключает совпадение импульсов частот fx и .F,.

YcTpoiiCiBo работает следующим образом.

ЕСЛИ оно находитс  в установившемс  режиме , то частота F, сигнала на выходе управл емого генератора частоты 6 в /г раз больше частоты входного сигнала /л-Код блока 2 задержки импульсов равен нулю, на выходе блока вычитани  11 периодов имеетс  сигнал , а коммутируюи1ий триггер 3 находитс  в нулевом состо нии, что обеспечиваетс  импульсом сигнала F,i/k (Fy - частота выходного сигнала) от делител  частоты 5. Импульс частоты входного сигнала /.V иосле блока раздвижки 1 поступает на блоки 2 задержки импульсов и вычитани  периодов 11. Сигпал с вы.хода блока 11 закрывает КЛЮЧ 10, код блока 2 приобретает зиачение, равное единице, а коммутируюиии триггер 3 переходит в единичное состо ние. Схема «И 4 открываетс , и сигиа, с частотой F, иостунасг на выход умножите,т  и вход делител  частоты 5. После иодсчета /с им иульсов пелитслем частоты иа его выходе

по вл етс  импульс F,, который переводит триггер 3 в пулевое состо ние, списывает едпиицу кеда в блоке 2 задержки импульсов и вырабатывает па выходе блока 11 вычитаии  периодов двух частот сигнал -Д7 Таким образом , все Элементы умножител  устанавливаютс  в исходное состо ние, к с приходом следующего импульса / процесс повтор етс . Значение упраплпю1цего напр жени  па выходе интегратора 7 практически не измен етс , так как ключ 9 закрыт, а ключ 10 открываетс  на весьма короткое врем , не превышающее периода частоты F-. Частота F,j на выходе умножител  в этом случае совпадает с частотой F,, причем

Fy kl,.

Если сигнал частоты 1х получает положительное приран1,ение, то после поступлени  импульса частоты /. триггер 3 находитс  в единичном состо нии, код блока 2 задержки импульсов равен единице, а сигналы с выходов блока II вычитани  периодов закрывают ключи 9 и 10. Частота Дг- получает положительпое приращеиие и следующий ее импульс приходит раиьше, чем импульс F,jlk. Этот импульс частоты /X вырабатываег на выходе блока 11 вычитапи  периодов сигнал +Д7 и увеличивает код блока 2 задержки импульсов па едииину. Запись единицы в блок 2 обесиечивает запомипапие повторного импульса 1х, что позвол ет устрапить ошибку в сигнале F,j, поскольку триггер 3 может быть переведен вновь в единичное состо ние только после по влени  импульса Fylk с делител  5. Одновременно сигнал с выхода блока вычитаии  11 открывает ключ 9, и положительиое напр жение с выхода инвертора 8 увеличивает отрицательпое управл юнхее папр жепие на выходе интегратора 7, а частота F возрастает . После подсчета /г импульсов частоты /г делителем 5 па его выходе по вл етс  импульс F,,lk, который прекращает выработку сигпала +Д на выходе блока вычитапи  И, переводит триггер 3 в нулевое состо ние и списывает одну единицу с кода блока 2 задержки импульсов. При списывании запомиеппой рапее едипицы кода блока 2 на его выходе по вл етс  импульс, который переводит коммутирующий триггер 3 в единичн(;е состо ние.

С поступлепием следующего имиульса частоты fx процесс повтор етс . Отрицательное управл ющее иапр жение на выходе иитегратора 7 и частота .F, па выходе генератора 6 будут возрастать до тех пор, пока за один период частоты /л- па выходе делител  частоты 5 пе по в тс  два импульса частоты Fylk. Так как иа каждый импульс частоты /. иа выходе умпожигелл вырабатываетс  /г импульсов си1нала Fy, то в случае положительного приращени  частоты f;v средиее значение сигнала на выходе умножител  будет равно: Fy --klx.

Если сигнал частоты f получает отрицательпое приращение, то после поступлени 

импульса Ix. сигнал с выходов блока вычитани  11 закрывает ключи 9 и 10, код в блоке 2 имеет значение, равное единице, а триггер 3 находитс  в едииичном состо нии. Частота /лполучает отрицательпое приращепие, вследствие чего импульс Fyjk поступает раньще следующего импульса f:v, и код в блоке 2 обнул етс , триггер 3 переходит в нулевое состо ние, а иа выходе блока вычитани  11 вырабатываетс  сигнал -ДГ. Ключ 10 открываетс , и иа его вход и вход нитегратора 7 постунает отрицательное напр жение с выхода интегратора 7. Отрицательное напр жение на выходе интегратора 7 у.меньшаетс , и частота F иа

выходе генератора 6 также уменьшаетс . После прихода следующего импульса /.х- сигнал на выходе блока вычитаии  11 обнул етс , в блок 2 занисываетс  единица, и триггер 3 иереходит в единичное состо ние.

С поступлепием следующего импульса Fylk процесс повтор етс . Напр жение на выходе интегратора 7 и частота Р будут уменьшатьс  до тех пор, нока за врем  между двум  импульсами Fylk ие по в тс  два импульса частоты 1х. Поскольку на аждый импульс частоты ix па выходе умножител  вырабатываетс  k импульсов сигиала Fy, то в случае отрицательного приращени  частоты /д- среднее значение сигнала на выходе умножител 

равно:

Fy klx.

Таким образом, при поступлении па вход умножител  частоты /ж, на каждый ее импульс на выход умножител  поступает k импульсов частоты fz, и выходна  частота имеет значение:

Fy .

Таким образом, умножитель позвол ет умпожать частотно-импульсные сигналы на коэффициент , больший единицы, с нулевой динамической обшивкой при равпомериой частоте па выходе в установившемс  режиме. Врем  установлени  в устройстве может составл ть несколько периодов входной частоты.

Предмет изобретепи 

Умиожитель частоты сигналов, содержащий делитель частоты, выход которого соединен

со входом блока задержки импульсов, с одним входом коммутирующего триггера, второй вход которого соединен с выходом блока задержки импульсов, и с одним входом блока вычитапи  периодов, второй вход которого

соединен с выходом блока раздвижки и со вторым входом блока задержки импульсов, а первый и второй входы блока раздвижки подключены соответственно ко входу устройства и выходу управл емого генератора частоты,

который через схему «И, второй вход которой соединен с выходом коммутирующего триггера, подключен ко входу делител  частоты , отличающийс  тем, что, с це.лью упрощени  схемы, он содержит инвертор, иитегратор и два ключа, первые входы которых

подключены к выходу блока вычитани  периодов , вторые входы подключены соответственно к выходам интегратора и инвертора, а

выходы - ко входу интегратора, выход коюрого соединен со входом управл емого генератора частоты и входом инвертора.

1Л - -СГЗ- -

71

HiII