SU398947A1 - УСТРОЙСТВО дл - Google Patents
УСТРОЙСТВО длInfo
- Publication number
- SU398947A1 SU398947A1 SU1631531A SU1631531A SU398947A1 SU 398947 A1 SU398947 A1 SU 398947A1 SU 1631531 A SU1631531 A SU 1631531A SU 1631531 A SU1631531 A SU 1631531A SU 398947 A1 SU398947 A1 SU 398947A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- circuit
- bit
- outputs
- Prior art date
Links
Description
Р1з обретении с относитс к Бычислитель;1ой тех1ннке. Известно устройство дл суммировани в юистеме счислени с основанием (-2), содержащее блоки поразр дного сложенИ , триггеры .регистров слагаемых и логические схемы ценен Heipeiioca.
С целью унрощенн в нредлагаемом устройстве нервый блок норазр дного сложени соедииен с едишг иыыи выходами иерво:го и второго триггеров И с ши;ной переноса из предыдущего .разр да, нулевые выходы иврвого и BTOpOiiO триггеров иодключаны к иервым схемам «PI и «ИЛИ, выход нервой схемы «II лодключеи iX од}юмуИЗ входОВ BTOipoii cxeNu i «ИЛИ, второй вход которой соединен с выходом второй схемы «И, св занной одним входо;М с выходом первой схемы «ИЛР, а вторым входом - с шиной -пербноса из иредыдущего разр да, выход второй схемы «ИЛИ. соедииен со входом второго блока норазр д11ого сложени , сБ за1Ь ного с нулевым и единичным выходами соответственно третьего и четвертого триггеров, единичные выходы которых иодключены к третьим схемам «И и «ИЛИ, иричем выход третьей схемы «И соединен с одним НЗ входов четвертой схемы «ИЛИ, второй вход которой соединен с выходом четзе; той схемы «И, соединенной первым входом с выходом третьей схемы «ИЛИ, а вторым входом - с выходом второй схемы «ИЛИ, БЫ2
ход четвертоГ| схемы «ИЛИ соединен с HUMioii иереноса в следующий разр д.
Схема предлагаемого :устройства дл .суммировани в системе счислени с основани ем (-2) представлена на чертеже.
Схемы четно1-о и нечетного разр дов состо т из блоков поразр дного сложени 1 и 2 соответственно и ценей переноса, состо щих из логических схеМ «И 3 к 4 п схем «ИЛИ 5 и
6дл четного разр да, и логических схем «И
7и S и схем «ИЛИ 9 и 10 дл нечетного разр да . Триггеры П и 12 четного разр да пр инадлежат соответственно регистрам первого и второго слагаемых, триггеры 13 и 14 нечетного разр да - регистрам первого и второго слагаемых; 15 - Hj;nia сигнала переноса нз предыдушгго разр да; 16 и 17 - выходы норазр д1ых сумм соотзстственно четного и нечетного разр дов; 13 и 19 - выходы переносов соответствеппо чет-юго и нечетного разр дов.
Устройство работает следующим образом. Дл образовани четного разр да суммы, 1вз той с обратным знаком, на вход поразр дного сложени / поступают соответствующие разр ды слагаемых с единичных выходов iipHrreров // и 12 регистров первого н второго слагаемых , а также сигнал переноса из предыдущего разр да. Выходной сигнал блока / представл ет собой значенне соответствующего разр да суммы, вз той с обратным знаком. Дл-:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1631531A SU398947A1 (ru) | 1971-03-04 | 1971-03-04 | УСТРОЙСТВО дл |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1631531A SU398947A1 (ru) | 1971-03-04 | 1971-03-04 | УСТРОЙСТВО дл |
Publications (1)
Publication Number | Publication Date |
---|---|
SU398947A1 true SU398947A1 (ru) | 1973-09-27 |
Family
ID=20468283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1631531A SU398947A1 (ru) | 1971-03-04 | 1971-03-04 | УСТРОЙСТВО дл |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU398947A1 (ru) |
-
1971
- 1971-03-04 SU SU1631531A patent/SU398947A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1272687A (en) | Counters | |
GB1166646A (en) | Electronic Digital Data Processing Machine | |
SU398947A1 (ru) | УСТРОЙСТВО дл | |
JPS5223235A (en) | Input/output multiprocessor | |
SU1137461A1 (ru) | Троичный сумматор | |
GB934205A (en) | Improvements in or relating to register stages | |
SU1376081A1 (ru) | Устройство дл сложени | |
SU427387A1 (ru) | Сдвигающий регистр | |
JPS5629892A (en) | Clear control circuit | |
JPS54122944A (en) | Logic circuit | |
SU800991A1 (ru) | Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ | |
SU894702A2 (ru) | Устройство дл выделени экстремального числа | |
SU369566A1 (ru) | УСТРОЙСТВО дл ВЫДЕЛЕНИЯ КРАЙНЕЙ ЕДИНИЦЫ | |
JPS5276837A (en) | Buffer register transfer control | |
SU401994A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ | |
SU553609A1 (ru) | Устройство св зи | |
SU488206A1 (ru) | Устройство дл сложени | |
SU478304A1 (ru) | Матричный сумматор | |
SU518773A1 (ru) | Устройство формировани признака четности кода | |
SU1608647A1 (ru) | Устройство дл делени на два параллельных кодов "золотой" пропорции | |
JPS5696369A (en) | Vector element conversion processing system | |
SU364089A1 (ru) | РСНСОЮЗНДЯ ч ; ~~ :;-;:•-; '-• ч/гг^-'^^тм/^с. .; : L:;;-у'^;--^л;^:'^ "C^.h^^hi | |
US3505510A (en) | Counter,delay generator and word generator | |
SU544960A1 (ru) | Устройство дл извлечени квадратного корн | |
SU1238058A1 (ru) | Устройство дл сдвига с контролем |