SU396633A1 - Многоканальный измеритель скорости счета - Google Patents

Description

I,

Изобретение относитс  к области  дерной электроники и, в частности, к многоканальным измерител м статистически распределенных во времени импульсов.

Известны многоканальные измерители скорости счета импульсов, содержащие таймер, .коммутатор каналов, коммутатор диапазонов, устройство управлени , последовательно соединенные селектор и регистр числа, причем параллельно входам селектора включены входы регистра адреса, подключенного через запомин1аюш ,ее устройство к регистру числа, а к входам селектора через схемы «И подключены измер емые каналы. Однако такие измерители обладают значительной погрешностью.

С целью уменьшени  погрешности измерени  в предлагаемом измерителе другие входы каждой схемы «И соединены раздельно с двум  триггерами, входы первого триггера подключены соответственно к выходу устройства управлени  и через ключ к выходу введенного дешифратора, соединенного с частью отводов регистра числа, входы второго триггера порознь соединены с устройством управлени  и таймером через (последовательно включенные схемы «ИЛИ и элементы совпадений , вторые входы элементов совпадений соединены с выходами коммутатора диапазонов, к которому подключены дополнительные разр ды регистра числа, канальные выходы коммутатора каналов соединены с элементами совпадений и ключами соответствующих каналов , адресные выходы коммутатора каналов включены на регистр адреса, управл ющее

5 устройство подключено дополнительно к дешифратору и обоим коммутаторам.

На чертеже показана схема предлагаемого

многоканального измерител  скорости счета.

Входы /1-/,; подключены к селектору 2 и

0 регистру 3 адреса через схемы «И, соединенные вторыми входами с выходами триггеров 5i-5„ и 6i-6п. Первые входы триггеров 5i-5„ через элементы совпадений (ключи) подключены к выходу дешифратора

5 8 одной дес той объема счета регистра 9 числа , соединенного с запоминающим устройством 10 и выходом селектора 2. Первые входы триггеров 6i-6п через схемы «ИЛИ и элементы совпаденнй, подключенные вторыми входами к выходам коммутатора 13 диaiпaзoнoв, соединены с выходами таймера 14 с носледовательным дес тикратным увеличением временных интервалов. Вторые входы триггеров через схемы

5 15i-/5„ «ИЛРЬ и элементы 16 --/бд совпадений , подключенные к выходам коммутатора 13 диапазонов, соединены с выходом 17 устройства 18 управлени , выходы 19-22 которого соединены соответственно с вторыми

0 входами триггеров 5i-5п, входами дешифратора 8, коммутатора 13 диапазонов и коммутатора 23 каналов. Выходы коммутатора 23 каналов соединены с регистром 3 адреса, обслуживающим запоминающее устройство 10, и с дополнительными входами элементов 12i-12п совпадений и элементов совпадений , подключенных к первым выходам 24 и 25 коммутатора 13 диапазонов, а также с входами элементов совпадений. Выходы коммутатора 13 диапазонов соединены с дополнительными разр дами 26 регистра 9 числа. В исходном состо нии триггеры и 6i-6п наход тс  в таком положении, что иотенциалы с их выходов накладывают на входы схем 4i-4п соответственно разрешение и запрет Hia проиускание сигналов с входов Д-/„ на селектор 2 и регистр 3 адреса. Коммутатор 13 диапазонов и коммутатор 23 каналов наход тс  в положении, когда потенциал с первого выхода 24 коммутатора 13 диапазонов накл адывает разрешение на пропускание сигналов через первые элементы 12i-12п и 16i-16п совпадений, а потенциал с первого выхода коммутатора 23 каналов дает разрешение на пропускание сигналов через элсмевты 12i, 16i и /1 совпадений только первого канала . Сигналом с выхода 17 устройства 18 управлени  триггер 6i первого канала переводитс  в такое состо ние, при котором потенциал с его выхода дает разрешение на пропускание сигнала через схему 4i первого канала еа вход селектора 2 и регистр 3 адреса. При этом в запоминающее устройство 10 через регистр 9 числа начинаетс  набор количества импульсов , поступающих только от входа 1 первого канала. По истечении времени /сигналом с соответствующего выхода таймера М триггер 6i первого канала переводитс  в исходное состо ние , и накладываетс  запрет на пропускание сигналов через элемент 7i совпадени  этого канала. Сигналом с выхода 22 устройства управлени  коммутатор 5 каналов переводитс  в следующее положение, при котором иакл адываетс  разрешение на пропускание сигналов через элементы 122 и /& совпадений (на чертеже не показаны) в цепи управлени  триггера 62 (на чертеже не показан) следующего (второго) канала. Этот триггер переводитс  в другое состо ние сигналом с выхода 17 устройства 18 управлени  и дает разрешение па пропускание сигналов iia вход селектора 2 и регистра 3 адреса через схему 2 «И (на чертеже не показана) второго канала, т. е. начинаетс  набор в запоминающее устройство 10 количества импульсов за врем  t только второго канала. Аналогичным образом производитс  набор в запоминающее устройство 10 количества импульсов, поступающих от входов /3-/г остальных каналов за врем  /. После набора по адресу последнего канала с помощью коммутатора 23 каналов, управл емого импульсами с выхода 22 устройства управлени , начинаетс  поочередный «опрос информации , набранной в запоминающем устройстве 10 по всем адресам. Если во врем  опроса количество импульсов, набранное за врем  предыдущего цикла по какому-либо адресу запоминающего устройства 10, превышает одну дес тую объема счета регистра 9 числа, то сигнал с выхода дешифратора 8, управл емого выходом 20 устройства управлени , через элемент 7k совнадени  (на чертеже не показан ) поступит на вход триггера 5k соответствующего канала и переведет его в другое состо ние . При этом накладываетс  запрет на пропускание сигналов с выхода /А этого канала через схему 4ii «И на вход селектора 2 (элементы Ik, 4k, и 5k на чертеже не показаны ). Одновременно с этим производитс  запись в соответствующий адрес запоминающего устройства 10 через дополнительныеразр ды 26 регистра 9 числа номера выхода коммутатора 13 диапазонов, который  вл етс  информацией о пор дке числа, записанного в запоминающем устройстве 10 по этому адресу . После окончани  цикла поочередного опроса информации, записанной в запоминающем устройстве 10, сигналом с выхода 21 устройства управлени  коммутатор 13 диапазонов переводитс  в следующее состо ние. При этом накладываетс  разрешение на пропускание сигналов через вторые элементы 12i-12п и 16i-16п совпадений в цеп х триггеров 1-6п, И начинаетс  поочередный набор в соответствующие адреса запоминающего устройства 10 количества импульсов, поступающих от входов /1-In за врем  10/ способом, аиалогичным описанному выше. При этом сигналы с выходов /1-/,j тех каналов, триггеры 5t-5„ которых во врем  предыдущего цикла опроса были переведены в другое положение, не поступают на вход селектора 2 и регистра 3 адреса. По окончании цикла поочередного набора информации за врем  10/ оп ть повтор етс  цикл опроса информации, набранной по всем адресам запоминающего устройства 10 с последующей блокировкой каналов, в которых количество набранных импульсов превысилю одну дес тую объема счета регистра 9 числа, а также записью номера выхода коммутатора 13 диапазонов в этот адрес запоминающего устройства 10. По окончании цикла опроса коммутатор 13 диапазонов переводитс  сигналом устройства 18 управлени  в следующее положение, и начинаетс  цикл одновременного набора ;по всем адресам запоминающего устройства 10 количества импульсов, поступающих с входов /1-/„ за врем  100/, и затем, спуст  последующий цикл опроса набранной информации, за врем  1000/. При этом сигнал1Ы с входов тех каналов, триггеры 5i-5„ которых во врем  предыдущих циклов опроса были переведены в другое состо ние, ие поступают на вход селектора 2 и не блокируют его. Процесс измерени  скоростей счета импульсов за врем  1000/ заканчиваетс  цикло.м поочередной записи номера последнего выхода коммутатора 13 диапазонов в те адреса, куда за врем  предыдущих циклов запись номера выхода не производилась . После этого процесс измерени  повтор етс .

Предмет изобретени 

Многоканальный измеритель скорости счета импульсов, содержащий таймер, коммутатор кавалок, коммутатор диапазонов, устройство управлени , последовательно соединенные селектор и регистр числа, причем параллельно входам селектора включены входы регистра адреса, подключенного через запоминающее устройство к регистру числа, а к входам селектора через схемы «И подключены измер емые каналы, отличающийс  тем, что, с целью уменьщени  погрешности измерени , другие входы каждой схемы «И соединены

раздельно с двум  триггерами, входы первого триггера .подключены соответственно к выходу устройства управлени  и через ключ к выходу введенного дещифратора, соединенного с

частью отводов .регистра числа, входы второго триггера порознь соединены с устройством управлени  и таймером через шоследовательно включенные схемы «ИЛИ и элементы совпадений, вторые входы элементов совпадений соединены с выходами коммутатора диапазонов, к которому подключены дополнительные разр ды регистра числа, канальные выходы коммутатора каналов соединены с элементами совпадений и ключами соответствующих каналов, адресные выходы коммутатора каналов включены на регистр адреса, управл ющее устройство подключено дополнительно к дешифратору и обоим коммутаторам.