SU320059A1 - Дес тичное пересчетное устройство - Google Patents

Description

Изобретение относитс  к электронно-измерительной технике и предназначено дл  нересчета импульсов с индикацией состо ний устройства и может быть использовано, в частности , в электронно-счетных частотомерах.

Известны различные дес тичные нересчетпые устройства повышенного быстродействи . Все они характеризуютс  общим признаком- повышение частоты пересчета достигаетс  посредством многократного делени  частоты двоичными  чейками, не охваченными обратными св з ми, с последуюшим восстановлением коэффициента делени  на 10.

При этом восстановление коэффициента делен-и  на 10 происходит по окончании режима счета при поступлении специального сигнала переноса.

Однако существующие устройства характеризует невозможность индикации в режиме непрерывного счета до поступлени  сигнала переноса, что приводит к необходимости использовани  дополнительных устройств-схем «переноса, обеспечивающих нормальное функционирование устройства. Кроме того, интервалы между выходными импульсами неодинаковы , т. е. на выходе устройства присутствует неравномерна  последовательность импульсов . Это существенно сужает область применени  устройства. И, наконец, реализаци  дес тичного пересчетного устройства невозмол .на при , т. е. деление входной частоты осуществл тьс  не более, чем трем  -последовательно соединенными двоичпымп  чейками.

Увеличение входных двоичных  чеек позвол ет снизить требовани  по быстродействию к логическим элементам схем, восстанавливаюших коэффициент делени  на 10.

Таким образом целью изобретени   вл етс  создание устройства повышенного быстродействи , позвол юшего реализовать дес тичный пересчет при любом количестве последовательно соединенных двоичных  чеек на входе, обеспечить индикацию состо ний устройства в режиме «непрерывного счета, а также получить на выходе устройства равномерную последовательность импульсов.

Дл  увеличени  быстродействи  измер ема  частота претерпевает деление в 2 раз при прохождении через двоичные  чейки, неохваченные обратными св з ми, расщепл  сь,

2

при этом, па- равномерные последовательности (), имеющие фазовый сдвиг друг

„ 8-I

при помощи автономных делителей .с коэффициеито-м де:1С11и , равным 5.

Это возможно, так как нреобразо15ываетс  частота в 2 раз ниже исходной, и суммируетс  с остальными последовательност ми, отобража  ИЫХОДНВ1МИ имиулвсами полнвю дваддаткн и.мнульсов, ностунивших па вход, с одновременным представлением в дешифраторе единиц разр да и ввщелением потенциальных уровней, соответствующих состо ни м триггера с весом 1 следующего дес тичного pa:iр да и дополн ющих таким образом информацию о числе ностуиивших на вход устройства имиульсов до дес тка.

На фиг. 1 - блок-схема дес тичного нересчетного устройства, ири л 3; на фиг. 2 - временные диаграммы его работы.

Устройство содержит входную щипу 1, делитель 2 с коэффициентом делени  2, делители 3 и 4 с коэфф;щиентом делени  5, схемы «ИЛИ 5, дешифратор 6, выходные шины 7, 8. Одш-1 из выходов делител  2 с коэффициентом делени  2 соединен со входом одного из делителей 3 с коэффициентом делени  5, а другой выход - со входом второго делител-  4. Выходы делителей 3 и 4 с коэффициентол делеии  5 подключеиы к соответствующим входам схемы «ИЛИ 5, а все делители соединены потенциальными выходами с дешифратором 6, потенциальный выход 7 которого, а имнульсный выход 8 схемы «ИЛИ 5  вл ютс  выходными шинами устройства. Перед каждым циклом пзлшрепи  делители устанавливаютс  в исходные состо ни . Измер ема  частота поступает на вход делител  2, где делитс  в 2 раза двоичными  чейками, не охваченными обратиы.ми св з ми, расщеил  сь , при этом, в две равномерные носледовательности , имеющие фазовый сдвиг друг относительно друга, равный л. Кажда  из иоследовательностей далее поступает на вход соответствующего делител  3 и 4, где претерпевает деление на 5. Таким образом, на выходе делителей 3 }i 4 присутствуют носледователыюсти «мнульсов с частотой, равной

12. 5

от исходной. Обе последовательности поступают па соответствующие входы схемы «ИЛИ 5. Она осуществл ет совмещение последовательностей во времени. Таким образом, иа ее выходе 8 нрпсутствует суммарна  тюс1 ледовательность, частота которой равиа- -

j.

от исходной. Следует отметить.

20

5-г

что исходна  установка делителей 3 и 4 такова , что последовательность импульсов, присутствующа  иа выходе схемы «ИЛИ 5, носит равномериый характер.

Так ка.к последовательности имиульеок на 15 лходс1х делите.:1ей 3 и 4 11о,тучспы иосредство-М П ;собразо1,;п1и  исходно нослсдовательпоети по иде ггичиым каналам, то, очевидно, временные задержкн этих иоследовательиостей одна относительно другой отсутствуют или весьма иезначительпы, по даже при паличии таковых, что может быть следствием неидентичпости каналов, вли ние их несущественно , так как они иакаиливаютс  но отношению к нитервалам времени в двадцать раз большим периода входной частоты.

Состо ни  делителей дешифрируютс  в дес тичиый .код дешифратором, Осуществл ющим лишь индикацию единиц в данном разр де . При ностунлении на вход устройства импульсов в количестве большем дес ти на потенциальномвыходе по вл етс  иотеициал, свидетельствующий о перегюл 1ении дешифратора . При иостунлении на вход устройства двадцатого импульса шотенциал исчезает.

Работа устройства иллюстрируетс  временпыми диаграм.л1ами.

Цифровые иидексы указывают иа помер узла, выходной сигнал которого показан на да1п-1ой диаграмме. Диаграммы 2i и 2 иллюстрирую г сигналы иа первом и втором выходах входного делител  2 соответственно.

Дл  получени  равномер:ной иоследовательности на выходе устройства необходимо перед иодачей частоты на вход установить делители в исходное состо ние, т е. осуществить сброс устройства.

Таким образом следует, что данное устройство иозвол ет реализовать дес тичный пересчет ири любом количестве последовательно соединенных двоичных  чеек на входе, обеспечить иидикацию состо ний устройства в режиме ненрерывного счета, а также иолучить на выходе устройства равпомерпую последователи и ость импульсов.

Предмет изобретени 

Дес тичиое нересчетиое устройство, содержащее входиой делитель с коэффициентом делепи  2, делнтели с коэфф|ициеитом делени  5, схему «ИЛИ, дешифратор, отличающеес  те.1, что, с целью снижеии  требований ио быстродействию к элементам устройства, обеспечени  индикации состо ни  устройства в режиме непрерывного счета и получени  на выходе устройства равномерной последовател1И10сти импульсов, выходы входного делител  нодсоедипены к входам дешифратора и к и.чодам делителей е коэффициентом делени  5, выходы которых подключены к входам схемы «ИЛИ, а также к входам дешифратора , выход которого совместно с выходом схемы «ИЛИ представл ют соответствен1 0 потенциальный и импульсный выходы устройства .

llllllllllllllllllllllllllllill {||||l llllllllllll l IIIIIIIJII llll lllli;ill lllll

22

з -7