SU935971A1 - Устройство дл вычислени начальных моментов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ НАЧАЛЬНЫХ

Изобретение относитс  к цифровой вычислительной и измерительной технике и может найти применение в системах оперативного статического анализа квазистационарных случайных процессов при решении задач гидрометеорологии, св зи, биологии, радиоэлектроники и др.

Известны цифровые устройства дл  определени  одномерных начальных моментов случайных процессов. Указанное устройство при вычислении начальных моментов вьгсших пор дков характеризуетс  значительной сложностью в виду наличи  в нем (ум-l) функциональных тфеобразователей, которые по существу  вл ютс  многоразр дными блоками умножени , а также блоков пам ти, усреднени  и формирователей интервалов, .ующих каждый, помимо собственного местного блока управлени , еще и центрального блока управлени . Значительное упрощение устройств подобного типа с одновременным сохранением или улучшением других технико-экономических

МОМЕНТОВ

показателей (точность, быстродействие) достигаетс  использованием веро тностного способа кодировани  дискретной информации, по которому полноразр дное двоичное число-отображаетс  одноразр дным , а входна  совокупность ординат преобразуетс  в бернуллиевскую последовательность импульсов-результатов веро тностного гфеобразовани  li.

Наиболее близким к изобретению по

10 технической сущности  вл етс  устройство дл  вычислени Начальных моментов , содержащее веро тностный двоичный элемент, два интегратора, блок управлени , делитель частоты, группу элементов И и триггер .

Недостатком известного устройства  вл ютс  ограниченные функциональныевозможности , определ емые невозможностью вычислени  начальных моментов

20 высщих пор дков.

Цель изобретени  - расширениефункциональных возможностей за счет вычислени  моментов высших пор дков. Поставленна  цель достигаетс  тем, что в устройство дл  вычислени  начальных моментов содержащее веро тностный двоичный элемент, первый вход которого подключен к первому выходу блока yi aBлени , втсрой вход веро тностного двоично го элемента входом устройства и интегратс , введены сдвиговый регистр, блок кодировани , регистр, К элементов ИЛИ и элемент И, при этом выход веро тноетного двоичного элемента подключён к первому входу сдвигового регистра, выходы которого соединены соответственно с первыми входами К элементов ИЛИ, выходы которых подключены к соотйетствующим К входам элемента И, K-f I вход элемента И объединен со вторым входом сдвигового регистра и соединен со вторым выходом блока управлени , третий выход которого подключен к первому входу интегратора, второй вход которого соединен с выходом элемента И, третий вход интегратора  вл етс  первым входо устройства, первый и второй входы блока улравлени   вл ютс  соответственно вторым и третьим Входами устройства, четвертый вход интегратора объединен с третьим входом блока управлени  и подключен к младшему разр ду сдвигового регистра, входы К элементов ИЛ соединены с соответствующими выходами блока кодировани , входы котороТго подключены к соответствующим выходам сдвигового регистра, вход которого  вл етс  четвертым входом устройства. Кроме того, блок кодировани  содержит К элементов ИЛИ-НЕ и К-1 элементов ИЛИ, причем входы К элементов ЙЛИ-НЕ  вл ютс  входами блока, выкоды элементов ИЛИ-НЕ, кроме первого,поаклю чены к первому вхоцу соответствующего элемента ИЛИ, вторые вхоцы каждого последующего элемента ИЛИ, кроме второго , подключены к выходу i предыдущего элемента ИЛИ, второй вход-втс ого элемента ИЛИ соединен с вьрсодом первого элемента ИЛИ-НЕ, выходы К-1 элементов ИЛИ и Выход первого элемента ИЯИ-НЕ  вл ютс  соответствующими выходами блока. Блок у1фавлени  содержит триггер пуска, делитель частоты, четыре элемен та задержки, четьфе элемента И, три счетчика, регистр, триггер п езаписи, тригг отсечки, формирователь импульсов и генератор тактовых импульсов, при этом выход генератора тактовых импульсов подключен к первому входу первого элемента И, второй вход котоого соединен с выходом триггера пуска, выход первого элемента И подключен к первому входу делител  частоты, выход которого соединен с входом первого элемента задержки, с первым входом второго элемента И и  вл етс  первым выходом блока, выход первого элемента задержки подключен к единичному входу триггера перезаписи и к первому входу первого счетчика, выход которого соединен с первым входом второго счетчика и с Входом второго элемента задержки и  вл етс  вторым выходом блока, выход второго элемента задержки  вл етс  третьим Выходом блока, первые axoni.i третьего и четвертого элементов И объединены и| подключены к выходу второго элемента И, второй вход которого соединен с выходом триггера перезаписи, нулевой вход которого объединен с нулевыми входами триггера пуска, триггера отсечки, с Входами установки в нуль первого, второго счетчиков, с входом установки в нуль делител  частоты и подключен к выходу формировател  импульсов . Выход третьего элемента задержки соединен со входом формировател  импульсов, с первым входом третьего счетчика и через четвертый элемент задержки с первым входом п того элемента И, выход которого подключен к единичному входу триггера пуска, второй вход п того элемента задержки соединен с выходом триггера отсечки, единичный вход которого подключен к выходу третьего счетчика, второй вход которого  вл етс  первым входом блока, вход третьего элемента задержки соединен с выходом второго :;четчика, второй вход которого подключен к выходу четвертого элемента И, второй вход которого соединен с выходом регистра, вход которого  вл етс  вторым входом блока, второй вход первого счетчика подключен к выходу третьего элемента И, второй вход которого  вл етс  третьим входом блока. На фиг- 1 изображена функциональна  схема устройства; на фиг. 2 - схема блока кодировани ; на фиг. 3 - схема блока уг5 авлени . Устройство содержит веро тностный двоичный элемент 1, сдвиговый регистр 2, блок 3 кодировани , регистр 4, элемент И 5, К элементов ИЛИ б, интегратор 7, блок 8 управлени . Блок 3 кодировани  содержит К элементов ИЛИ-НЕ 9, а также (K-l) эпоментоп ИЛИ Ю, Блок 8 ущэавпени  состоит из геиератор& тактовых нмпульсов II, триггера пуска 12, делител  частоты 13, первого элемента задержки 14, первого и второго элементов И 15 и И 16, первого и второго счетчиков 17 и 18, регистра 19, третьего и четвертого элементов И 20 и 21, триггера перезапис 22, триггера отсечки 23, второго, трет его и четвертого элементов задержки 24-26, третьего счетчика 27, п того элемента И 28 и формировател  импульсов 29. Устройство работает следующим обрааом . Перед началом работы все узлы и блоки устройства устанавливаютс  в начальное (нулевое) положение, а в регистры 4 и 19 и счетчик 27 занос тс  соответственно значени  Y , п N , где VI - пор док вычисл емого одномерного начального момента, Ki 1,К; Эб. кратность кодировани , выбираема  из условий максимальной точности и быстро действи  К) - количество обрабатываемы ординат входного процёссо, дискретизиро ванного во времени. По команде Пуск триггер 12 пуска устанавливаетс  в единичное состо ние, при этом элемент И 15 открываетс , и тактовые импульсы с генератора 11 тактовых импульсов поступают на делитель частоты 13; с выхода последнего первый тактовый импульс поступает через элемент И 16 на управл ющие входы элемен тов И 20 и И 21, производ  перепись дополнительных кодов У1 и Эе из регистров 4 и 19 соответственно в счетчики 17 и 18. Этот же тактовый импульс поступает через элемент 14 задержки и переводит триггер 22 в единичное состо ние , благодар  чему элемент И 16 закрываетс  и последующие состо ни  счет чнкое 17 и 18 определ ютс  .только импульсами , приход щими на их счетные входы. На вход устройства поступают ординаты Х исследуемого случайного гфоцесса в цифровом коде, которые по командам блока 8 управлени  преобразуютс  на веро тностном двоичном элементе 1 и с выхода последнего кодированные отображени  срдинат О или I передаютс  на вход сдвигового регистра 2, где происходит их накопление. Полный цикл накоплени  кодов веро тностнокодированных значений ординат Х равен V -пор дку вычисл емого одномерного 716 ИЛЧШ1Ы1ОГО МОМ01ГГО. По око)р1ании И тактов кодировани  в спвигающем регист1зо окааывоетси берцуллиовска  И-разр дна  последовательность, котора  параллельным кодом подаетс . поразр дно на первые входы элементов ИЛИ 6 . На вторые входы указанных элементов подаютс  поразр дно коды с блока 3 кодировани , которые формируютс  в соответствии с таблицей состо ний (фиг. 2). Двоичный коа величины преобразуетс  в числоимпульсный код таким образом, что при некотором значении И на выходных шинах V/i , Va л и коды О, а на остальных выходных шинах % V , .i - VK-( формируютс  коды . Если например, на входе блока 3 коД1фоваш1  присутствуют коды dct/ Olv- к. ° значени  на выходах определ тс  следующим образом V..K V .. eog- tcI . --aAV eog,,K - eogj, ,,,.,v-vaeog --,v ,va,,v-aeo.K ,-0 ,,va,,rqeog- ic aiqiq . ,,v o vTrL a-jv-vcseo, и так далее. V-NK..a2. Благодар  такой организации кодов на входах элементов ИЛИ 6 указанные элементы в совокупности с элементом И 5 образуют конъюнктор с переменным числом входов. Количество последних определ етс  величиной И . С выхода элемента И 5 снимаетс  степень веро тностно-кодированно значени  текущей сфдинаты Х случайного щэоцесса. Полученный частичный результат (О или 1) подаетс  на счетный вход интегратора 7, который в за- висимости от знака текущей ординаты Х четности V знака накопленной суммы осуществл ет прибавление или вычитание 4actH4Horo результата к накопленной сумме. На этом -1-тый цикл вычислени  1-.е - VI S Х частичной суммы вида iM чиваетс . Устройство позвол ет вычисл ть начальные моменты с различной степешзю

точности. Псч педн   определ етс  коэ$ фициентом X - кратностью кодировани } который вводитс  перед .началом вычислений в регистр 19. При X кажда  из вводимых в устройство ординат Х// код|фуетс  Vl раз, и в интегратор 7 заноситс  только одно значение Х (где Х -кодированное ото ажение qpдинaты Х случайното-процесса), точность при этом наименьша , но быстродействие устройства (скорость обработки срдинат случайного ipouecca) - наибольшее. При Х 2 f Р - целое положительное число) вводима  ордината случайного npo:iecca кой1фуетс  раз, в интегратор 7

заноситс  таким образом 2 значений i j Очевидно, что верхн   (максимальна ) частота исследуемого случайного процесса) X (t) должна быт ниже по крайней мере в X раз. В то же ем  точностные характеристики возрастают приблизительно в У раз. В случае после вычислени  значени  X j послед нее-занос итс  в интегратор 7, а счетчИк 17 своим сигналом перепол нени  заносит по счетному входу счетчика 18 код и, если занесенное в регистр 19 и переписанное в счетчик 18 в дополнительном кодезначение 1, то сразу же на выходе счетчика 18 по вл етс  переполнени , свидетельствующий, что все X выбраны и устройство переходит к обработке следующей ординаты щюцесса X ( t). При этом Сигнал переполнени  с счетчика 18 1ФОХ01ДИТ через элемент 25 задержки на вход фqpмlфoвaтeл  29 сброса, который 1 к иаводит начальную установку триггеров 12,22 и 23. Задержанный ни элементе 26 задержки сигнал переполнени  поступает далее через открытый элемент И 28 на единичный вход триг.гера 12 пуска, и процесс кодировани  следующей текущей ординаты| процесса Х( t ) 14)одолжаетс .

Сигнал переполнени  с элемента 25 задержки поступает не только на другой элейент 26 задержки, но также на счетный вхад счетчика 27, в который как указывалось ранее, перед началом вычислений вводитс  величива N - количество обрабатываемых ординат входного процесса в дополнительномкоде. Величава М выбираетс   з услови  Ne,2(wiцепое жшожательное число). Еслн очередного сигнала пе зеполнени  с элемента 25 задержки счетчнк 27 не переполн етс , тп и ва единеч ный вход

триггера 23 отсечки не поступает сигнаЯа и процесс вычислений (перехода к обработке следующей ординаты) продолжаетс .

В противном случае, т.е. если устройство обработало N -ую ординату процесса /(t), с выхода счетчика 27 снимаетс  сигнал переполнени , который устанавливает триггер 23 отсечки в единичное положение, элемент 28 И запираетс , и сигнал с элемента 26 задержки на |запуск триггера 12 пуска не проходит: устройство прекращает гфием ординат процесса, и с интегратора 7 с его Гр-(С4№ |раарадов (где р - количество разр дов интегратора) снимаетс  цела  часть результата, а с ( + VM ) дов - дробна  часть.

Устройство отличаетс  от известных, ,с одной стороны, сравнительной просто1гой (по сравнению с известными и цифро аналоговыми устройствами подобного loiacca), и, с другой стороны, удобством эксь(уатации - возможностью проведени  вычислений в режимах переменной точности и быстродействи . Последнее качество позвол ет использовать устройство дл  экспрессанализа, при котаром по сравнительно малому значению ординат N и при X 1 гдэоизводитс  мгновенна  оценка процесса по вычисленному И-му начальному моменту.

Claims (2)

1. Устройство дл  вычислени  начальных моментов, содержащее веро тный двоичный элемент, .первый вход которого подключен к первому выходу блока управлени , вход веро тностHoto двоичного элемента  вл етс  входом устройства, интегратор, отличающеес  тем, что, с целью расщ1фени  функциональных возможностей за счет вычислени  начальных моментов высщих пор дков, в него введены сдвиговый регистр, блок кодировани , ре гистр, К элементов ИЛИ и элемент И, 1фи этом выход веро тностного двоичного элемента подключен к первому входу СДВИГОВОГО) регистра, выходы KOTqporo Соединены соответственно спервыми входами К элементов ИЛИ, выходы кот рых одключ ены к соответствующим К вxoдaм элемента И, К 1 вход элемента И объеди.аен с вторым входом сдвигового регистра и соединен с вторым выходом блока угфавлени , третий выход которого подключен к которого соединен с выходом элемента И, третий вход интегратора  6;;1 етс  первым входом устройства, первый и второй входы блока управлени   вл ютс  соответственно вторым и третьим входами устройства , четвертый вход интегратора объединен с третьим входом блока управлени  и подключен к младшему разр ду регистра, вторые входы К элементов ИЛИ соединены с соответствующими выходами блока кодировани , входы которого подключены к соответствующим выходам регистра, вход которого  вл етс  чет- . вертым входом устройства. 2. Устройство по п. 1, о т л и ч а ю щ.е е с   тем, что блок кодировани  содержит К элементов ИЛИ-НЕ и К -1 элементов ИЛИ, причем входы К элементов ИЛИ-НЕ  вл ютс  входами блока, выходы элементов ИЛИ-НЕ, кроме перво го, подключены к первому входу соответствующего элемента ИЛИ, вторые входы каждого последующего элемента ИЛИ, кроме второго, подключены к выходу 1федьщущего элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом первого элемента ИЛИ-НЕ, выходы К-1 элементов ИЛИ и выход первого элемента ИЛИ-НЕ  вл ютс  выходами блока. 3. Устройство по п. пп. 1 и 2, о т ли чающеес  тем, что блок упр влени  содержит триггер пуска, делитель частоты, четыре элемента задержки, чет ре элемента И, три счетчика, регистр, триггер перезаписи, триггер отсечки, фор мирователь импульсов и генератор такто вых импульсов, при этом выход генератора тактовых импульсов подключен к первому входу первого элемента И, второй вход которого соединен с выходом триггера пуска, выход первйго элемента И подключен к первому входу делител  частоты, выход которого соединен с входом первого элемента задержки, с первым входом второго элемента И и первого элемента задержки подключен к единичному входу триггера перезаписи и к первому входу первого счетчика, выход которого соединен с первым входом второго счётчика и с входом второго элемента задержки и  вл етс  вторым выходом блока, выход второго элемента задержки  вл етс  .третьим выходом блока , первые входы третьего и четвертого элементов И объединены и подключены к выходу второго элемента И, второй вход которого соединен с выходом триггера перезаписи, нулевой вход которого объединен с нулевыми входами триггера пуска, триггера отсечки, с входами установки в ноль первого, второго счетчиков, с входом установки в ноль делител  частоты и подключен к выходу фсрмировател  импульсов, выход третьего элеменгга задержки соединен с входом формировател  импульсов, с первым входом третьего, с-етчика и через четвертый элемент задержки с первым входом п того элемента И, выход которого подключен к единичому входу триггера пуска, вт орой вход п того элемента задержки.соединен с выходом триггера отсечки, единичный вход которого подключен к выходу третьего счет чика, второй вход которого  вл етс  пер- вым входом блока, вход третьего элемента задержки соединен с выходом счетчика, второй вход которого подключен к выходу четвертого элемента И, второй вход которого соединен с выходом регистра , вход которого  вл етс  вхо-гдом блока, второй вход первого счетчика подключен к выходу третьего элемента И, втброй Вход которого  вл етс  третьим входом блока. Источники информации, ; прин тые во. внимание при 1.Авторское свидетельство СССР NS 684555, к . Q 06 F 15/36, 1976.

2.Гладкий В. С. Веро тностные. вычислительные машины. М., Наука, 1973, с. 124 (прототип).

т

nt...n

г

a С