SU231896A1 - - Google Patents

Info

Publication number
SU231896A1
SU231896A1 SU1135496A SU1135496A SU231896A1 SU 231896 A1 SU231896 A1 SU 231896A1 SU 1135496 A SU1135496 A SU 1135496A SU 1135496 A SU1135496 A SU 1135496A SU 231896 A1 SU231896 A1 SU 231896A1
Authority
SU
USSR - Soviet Union
Prior art keywords
transfer
sign
register
subtraction
functions
Prior art date
Application number
SU1135496A
Other languages
English (en)
Publication of SU231896A1 publication Critical patent/SU231896A1/ru

Links

Description

Известны устройства дл  выполнени  пр мого вычитани  в сумматоре, содержащие регистры суммы, поразр дного переноса и слагаемого , комбинационные схемы переключени  кодов слагаемого и схемы управлени  знаком.
Предлагаемое устройство отличаетс  тем, что оно содержит регистр знаков переносов, выходы которого нодсоединеиы ко вxoдaJM схемы образовани  переноса и ко входам схемы образовани  знака переноса, а входы регистра знаков переноса подключены к выходам схемы образовани  знака.
Это позвол ет новысить быстродействие устройства .
Па фиг. 1 представлена блок-схема описываемого устройства; на фиг. 2 - диаграмма Вейча дл  функций Сг-pl; на фиг. 3 - днаграмма Вейча дл  функций rf; + l; на фиг. 4 и 5 - комбинированные схемы, выполненные на логических элементах «ИЛИ и «И.
Устройство содержит регистр 1 поразр дных сумм (и разностей), регистр 2 хранени  вы rитаемого , слагаемого, а также дпюжнмого н делител , регистр 3 запоминани  переносов (поразр дного переноса), регистр 4 заполгинани  знаков переносов, комбинационную схему 5 образовани  поразр дной суммы разр да /, комбинационную схему 6 образовани  переноса в разр де , комбинационную схему 7 образовани  знака переноса в разр де /-{-1, пр мые
выходы а, Ь{, Cf, df трпггеров соответствующих регистров, отображающие соответствующие булевские переменные, инверсные выходы- Oi, bi, Cf, di соответствующих триггеров и отрицани  отображаемых булевых функций .
Присвоим положительный знак переносу, возникающему при сложении, и отрицательный знак - переносу, возникаЕОщему при вычитании . Примем, что если знак переноса в разр д г+1 положительный, то di-i 0, и наоборот . Если знак переноса отрицательный, то di-. 1. Будем считать также, что при отсутствии переноса di i 0.
Теперь синтезируем схемы 5, 6, 7. Известно, что поразр дные сумма и разность определ Еотс  одной 1 той же формулой
C.MI a biCi-Jra );с + а,/);с, + О; 6jс/ (1)
н не завис т от знака переноса с.Так как построение этой схемы не измен етс , ее рассматривать не будем.
Дл  построени  схем 6 и 7 составим таблицу истинности дл  функций Ci. I и rf,-.: I от п ти аргументов: о, Ь, с, d, v (см. табли .цу). Так как в схеме не может одновременно вынолнптьс  сложение и вычитание, то 5 ;;, где S - управл ющий сигнал операции сложени , с, - уцравл ющнй сигнал операции вычитани . Знак означает, что иа данных наборах
функции не определены. Это такие наборы, дл  которых , di 1, а мы положили, что при отсутствии переноса di 0. Теперь можно дл  каждой функции выписать совершенную дизъюнктивную нормальную форму.
ci+: uibiCidiv + uibiCidiv + , У +
-}-aib CidiV- uibiC diV(2)
+ fli 6; C(d г w + aj &; С; df у + + -f - aibiCidiV(3)
dij,i uibiCidiV -i-a aibiCid v+ aibiCidiV(4)
Хот  no этим выражени м уже можно построить нужные схемы, лучше сначала произвести минимизацию по любому из известных методов . Дл  функций п ти переменных наиболее просто это сделать по диаграммам Вейча
(см. фиг. 2 и 3), дл  C/+I и df+i соответственно . Определим функции в клетках, отмеченных знаком , так чтобы получить минимальное представление. Теперь, выбира  «соседние клетки, получаем минимальные формулы дл  ci+i и df+i.
ct+i - + bfdiV + а 6 с, d + biCidiV +
+ «г &i Cj у + ai bi Ci v(5)
dl-,l albld + bldlV + a blCiV(6)
Рассматрива  эти два минимизированных выралсени , видим, что:
сг+1 di+i + G;Ь;С;у + а biGIdi - -b CidiV .
На фиг. 4 изображена схема 6, выполненна  на логических элементах «ИЛИ и «И согласно уравнению (5), и на фиг. 5 - схема 7, выполненна  согласно уравнению (6).
И р е д м е т изобретени 
Устройство дл  выполнени  пр мого вычитани  в сумматоре с запоминанием переносов при чередовани х действий сложени  и вычитани , содержаш,ее регистры суммы, поразр дного переноса и слагаемого, отличающеес 
тем, что, с целью сокрашени  времени сложени  и вычитани , оно содержит регистр знаков переносов, выходы которого подсоединены ко входам схемы образовани  переноса и ко входам схемы образовани  знака переноса, а входы регистра знаков переноса подключены к выходам схемы образовани  знака.
Oi Ь, с id, V
ссс
C(,f,(ai bt,ci ,
d,c, b, и,
иг. t
Риг. 2
СС
i,,rf,(a,,b;,ci,di,v) u2.3
ufbidi atliCidi bidiV ydibiCi ffibiS Фиг.
biCiSi
SU1135496A SU231896A1 (ru)

Publications (1)

Publication Number Publication Date
SU231896A1 true SU231896A1 (ru)

Family

ID=

Similar Documents

Publication Publication Date Title
JPS5828610B2 (ja) セグメント化バスを用いたデ−タプロセツサ用実行ユニツト
US4817029A (en) Multiple-precision Booth's recode multiplier
US3906459A (en) Binary data manipulation network having multiple function capability for computers
US7991820B1 (en) One step binary summarizer
SU231896A1 (ru)
EP0068109B1 (en) Arithmetic and logic unit processor chips
US4417315A (en) Method and apparatus for incrementing a digital word
US3229080A (en) Digital computing systems
Duller et al. Design of an associative processor array
KR910004262B1 (ko) 어드레스 제어기능을 갖춘 메모리장치
SU1283746A1 (ru) Вычислительное устройство
SU577491A1 (ru) Процессор дл цифровой обработки сигналов
US5311460A (en) Method and apparatus for performing high speed divide operations
JPH06282416A (ja) 除算器及びそれを備えた計算機
Parikh An architecture for a rational arithmetic unit
SU506853A1 (ru) Устройство дл делени п-разр дного двоичного кода на три
SU1361556A1 (ru) Устройство дл контрол умножени по модулю три
SU406225A1 (ru)
SU1764058A1 (ru) Устройство дл обработки векторов
SU1297036A1 (ru) Устройство дл алгебраического вычитани
SU1545214A1 (ru) Устройство дл обработки нечеткой информации
Schneider et al. Petri net theory—Problems solved by commutative algebra
SU1056206A1 (ru) Устройство дл реализации безызбыточного алгоритма быстрого преобразовани Фурье
SU720510A1 (ru) Ассоциативное запоминающее устройство
Regan A new parallel vector model, with exact characterization of NC k