SU1767503A1 - Устройство дл решени задач на графах - Google Patents

Устройство дл решени задач на графах Download PDF

Info

Publication number
SU1767503A1
SU1767503A1 SU894657358A SU4657358A SU1767503A1 SU 1767503 A1 SU1767503 A1 SU 1767503A1 SU 894657358 A SU894657358 A SU 894657358A SU 4657358 A SU4657358 A SU 4657358A SU 1767503 A1 SU1767503 A1 SU 1767503A1
Authority
SU
USSR - Soviet Union
Prior art keywords
block
vertices
output
input
determining
Prior art date
Application number
SU894657358A
Other languages
English (en)
Inventor
Евгений Иванович Бороденко
Леонид Геннадьевич Подзубанов
Владимир Викторович Верияскин
Андрей Викторович Бындыч
Вячеслав Николаевич Валерьянов
Original Assignee
Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И. filed Critical Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority to SU894657358A priority Critical patent/SU1767503A1/ru
Application granted granted Critical
Publication of SU1767503A1 publication Critical patent/SU1767503A1/ru

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть nqr baoaaHO дл  анализа св зности вершин графа. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет проверки наличи  односторонней св зности вершин ориентированного графа. Устройство содержит блок 1 синхронизации, блок 2 определени  достигающих вершин, блок 3 поразр дного логического умножени , блок 4 определени  достижимых вершин , блок 5 задани  матрицы смежности, вход 6 пуска устройства, выход 7 группы блока 1 синхронизации и выход 8 признака наличи  односторонней св зности устройства . Перед началом работы в блок 5 задани  матрицы смежности занос т информацию о топологии графа. На вход 6 пуска устройства подают сигнал уровн  логической 1. При этом блок 1 синхронизации формирует на своих выходах последовательность сигналов, предусмотренную временной диаграммой его работы, под управлением которой все вершины графа последовательно провер ютс  на предмет принадлежности к паре вершин, дл  которой отсутствует взаимна  достижимость . Причем перва  вершина такой пары, если она существует, задаетс  потенциалом уровн  логической 1 на одном из выходов 7 блока 1, а втора  - позицией нулевого разр да результата блока 3. 1 ил сл С

Description

Изобретение относится к вычислительной технике и может быть использовано для анализа связности вершин графа.
Целью изобретения является расширение функциональных возможностей устройства за счет проверки наличия односторонней связности верШйн ориентированного графа.
На чертеже представлена функциональная схема устройства. ϊ
Устройство содержит блок 1 синхронизации, блок 2 определения достигающих вершин, блок 3 поразрядного логического умножения, блок 4 определения достижимых вершин, блок 5 задания матрицы смежности, вход 6 пуска устройства, выходы 7 группы блока 1 синхронизации и выход 8 признака наличия односторонней связности устройства.
Устройство работает следующим образом.
Пусть необходимо проверить наличие односторонней связности в графе. При этом граф считается односторонне связным, если существует пара вершин, для которой отсутствует взаимная достижимость.
Перед началом работы в блок 5 задания матрицы смежности заносят информацию о топологии графа. На вход 6 пуска устройства подают импульс уровня логической Г. При этом блок 1 синхронизации формирует на своих выходах последовательность сигналов, предусмотренную временной диаграммой его работы. Сигнал уровня логической 1 появляется на первом выходе 7 группы блока 1 синхронизации. При этом блок 2 выдает на свои выходы подмножество вершин, из которых может быть достигнуто опрошенная вершина графа (в первом такте работы - первая вершина). Одновременно блок 4- выдает на свои выходы подмножество вершин, которые могут быть опрошены из опрошенной. При этом блок 3 выполняет поразрядно операцию логического умножения (конъюнкцию) операндов, поступающих на его входы. В том случае, если хотя бы в одном разряде результата формируется ноль, блок 3 формирует потенциал уровня логической ί на выходе признака равенства нулю результата операции, что является признаком наличия односторонней связности, Если все разряды результата содержат единицы, сигнал уровня логической 1 формируется на выходе признака неравенства нулю резуль тата операции. При этом блок 1 синхронизаций снимает сигнал’уровня логической 1 со своего выхода и первого выхода 7 группы и формирует сигнал уровня логической 1 на втором выходе 7 группы. Далее работа устройства повторяется либо до обнаружения наличия односторонней связности, либо до полного перебора всех вершин графа.

Claims (1)

  1. Формула изобретения
    Устройство для решения задач на графах, содержащее блок синхронизации, блок определения достигающих вершин и блок задания матрицы смежности, причем вход пуска устройства подключен к входу пуска блока синхронизации, К-й выход группы которого (К = 1.....В, где В - количество вершин в графе) подключен к входу опроса К-й вершины блока определения достигающих вершин, выход значения (К, М)-го элемента блока задания матрицы смежности (М = 1, .... В) подключен к входу признака наличия (К, М)-й буги блока определения достигающих вершин, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет проверки наличия односторонней связности вершин ориентированного графа, в него введены блок поразрядного логического умножения и блок определения достижимых вершин, причем выход значения (К, М)-го элемента блока задания матрицы смежности подключен к входу признака наличия (К, М)-й дуги блока определения достижимых вершин, Кй выход группы блока синхронизации подключен к входу опроса К-й вершины блока определения достижимых вершин, выход признака принадлежности М-й вершины подмножеству достижимых которого подключен к М-му разряду первого информационного входа блока поразрядного логического умножения, выход признака принадлежности М-й вершины подмножеству достигающих блока определения достигающих вершин подключен к М-му разряду второго информационного входа блока поразрядного логического умножения, выход признака неравенства нулю результата операции которого подключен к входу повторного пуска блока синхронизации, выход которого подключен к входу опроса блока поразрядного логического умножения, выход признака равенства нулю результата операции которого является выходом признака наличия односторонней связности устройства.
SU894657358A 1989-03-01 1989-03-01 Устройство дл решени задач на графах SU1767503A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894657358A SU1767503A1 (ru) 1989-03-01 1989-03-01 Устройство дл решени задач на графах

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894657358A SU1767503A1 (ru) 1989-03-01 1989-03-01 Устройство дл решени задач на графах

Publications (1)

Publication Number Publication Date
SU1767503A1 true SU1767503A1 (ru) 1992-10-07

Family

ID=21431844

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894657358A SU1767503A1 (ru) 1989-03-01 1989-03-01 Устройство дл решени задач на графах

Country Status (1)

Country Link
SU (1) SU1767503A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1683034,кл. G 06 F15/20, 1988. Авторское свидетельство СССР Ms 1649560, кл. G 06 F 15/20, 1988. *

Similar Documents

Publication Publication Date Title
KR920005171A (ko) 테스트 모드 진입을 위한 연속적으로 클럭크된 호출 코드들을 가진 반도체 메모리
KR950020755A (ko) 일치 검출 회로를 갖고 있는 반도체 메모리 디바이스 및 테스트 방법
KR920005172A (ko) 테스트 모드 진입을 위한 클럭된 호출 코드를 가지는 반도체 메모리
KR920005167A (ko) 테스트 모드 진입을 위한 복수의 클럭킹을 가진 반도체 메모리
KR880009381A (ko) 반도체 집적회로장치
KR920700496A (ko) 벡터 퀀타이저 코드북 처리회로
SU1767503A1 (ru) Устройство дл решени задач на графах
SU1649560A1 (ru) Устройство дл анализа параметров графа
US6892333B2 (en) IC measuring device
SU1658172A1 (ru) Устройство дл решени задач на графах
RU1805471C (ru) Устройство дл контрол логических блоков
SU1444809A1 (ru) Устройство дл анализа параметров графа
SU1501084A1 (ru) Устройство дл анализа параметров графа
SU1552181A1 (ru) Устройство дл определени знака числа, представленного в системе остаточных классов
JP3159269B2 (ja) 特定用途向け集積回路
SU1644166A1 (ru) Устройство дл решени задач на графах
KR940003619B1 (ko) 양방향 포트의 키스캔 장치 및 방법
SU1660015A1 (ru) Устройство для решения задач на графах
KR200334102Y1 (ko) 쉬프트레지스터를이용한클럭감시회로
US5446390A (en) Method and apparatus for monitoring and displaying sequentially operating conditions of a plurality of devices
JP2853374B2 (ja) フレーム同期回路
RU1791812C (ru) Устройство дл сортировки чисел
SU1043751A1 (ru) Ассоциативное запоминающее устройство
SU1651362A2 (ru) Устройство дл контрол последовательности чередовани импульсных сигналов
SU1434425A1 (ru) Устройство дл определени числа,ближайшего к заданному