SU1748274A1 - Устройство синхронизации М-последовательности - Google Patents

Abstract

Изобретение относитс  к радиотехнике и может.быть использовано в системах св зи с шумоподобными сигналами. Устройство синхронизации М-последовательности содержит фильтр 1 нижних частот, блок 2 поэлементного приема, генератор 3 тактовых импульсов, делитель 4 частоты, первый, второй и третий регистры сдвига 5, 6, 7, регистр сдвига 8 с обратными св з ми, . матор 10 совпадени , сумматор 11, первый и второй коммутаторы 12 и 13 кода, блок 14 управлени  вхождением в синхронизм, первый и второй переключатели 15 и 16, адресный запоминающий блок 17, адресный счетчик 18, блок 19 управлени  режимом работы, в состав которого вход т делители 20, 21, 22 частоты, переключатель 23 и триггеры 24 и 25, а также формирователь 26 сигналов управлени , первый коммутатор 27, дополнительный сумматор 28, ключ 29, анализатор 30 уровн , второй коммутатор 31, блок 32 выбора максимального отсчета, преобразователь 33 уровн  и запоминающий блок 34. В данном устройстве используетс  адаптивный порог обнаружени , формируемый путем усреднени  выборки взаимной коррел ции. Предусмотрена защита от ложных срабатываний при малых уровн х взаимной коррел ции в отсутствие полезного сигнала. « Ё 2 00 ю 2

Description

Изобретение относитс  к радиотехнике и может использоватьс  в системах св зи с шумоподобными фазоманипулированными сигналами.

Известно устройство поиска шумопо- добного сигнала, содержащее коррел тор, опорный генератор, генератор тактовой частоты ,-блок задержки, счетчик, две схемы И. два вычитател , триггер и два резистора. Решение об обнаружении шумоподобного сигнала принимаетс  в данном устройстве по результату сравнени  свертки сигнала с некоторым посто нным порогом.

Недостатком известного устройства  вл етс  низка  помехоустойчивость в услови х большого динамического диапазона сигналов.

Наиболее близким техническим решением к предлагаемому изобретению  вл етс  устройство синхронизации М-по- следовательности, содержащее последовательно соединенные фильтр нижних частот и блок поэлементного приема, последовательно соединенные генератор тактовых импульсов, делитель частоты, первый переключатель , регистр сдвига с обратными св з ми и первый регистр сдвига, выходы которого подключены к одним входам сумматора совпадений, последовательно соединенные пороговый блок и блок управлени  вхождением в синхронизм, к тактовому входу которого и к тактовому входу первого переключател  подключен выход генератора тактовых импульсов, а также второй регистр сдвига и второй переключатель , сумматор, адресный запоминающий блок, адресный счетчик, коммутаторы кода, блок управлени  режимом работы и третий регистр сдвига, при этом выход блока поэлементного приема через второй переключатель подключен к выходам второго и третьего регистров сдвига, выходы разр дов которых через первый коммутатор кода подключены к соответствующим входам сумматора совпадений, выходы которого через сумматор подключены к входам порогового блока и к одним из входов адресного запоминающего блока, к другим входам которого подключены выходы адресного счетчика , а выходы адресного запоминающего блока подключены к другим входам сумматора через второй коммутатор кода, другие объединенные входы которого  вл ютс  входами сигнала нулевого потенциала, выход делител  частоты подключен к входу блока управлени  режимом работы, выходы которого подключены соответственно к управл ющим входам второго переключател , первого и второго коммутаторов кода и к объединенным управл ющим входам адресного запоминающего блока и адресного счетчика, к тактовому входу которого под ключей -соответствующий выход блока управлени  режимом работы

Недостатками известного устройства

 вл етс  отсутствие адаптации порога к измен ющемус  динамическому диапазону сигнала, что в свою очередь приводит к повышению веро тности ложных срабаты0 ваний и пропусков сигнала из-за неоптимальности соотношени  между уровнем порога и отношением сигнал-шум на входе приемного устройства.

Цель изобретени  - повышение помехо5 защищенности в услови х воздействи  структурных помех.

Поставленна  цель достигаетс  тем, что в устройство синхронизации М-последовз- тельности введены последовательно соеди0 пенные первый коммутатор, второй коммутатор, запоминающий блок, преобразователь уровн , анализатор уровн , ключ и дополнительный сумматор, к другим входам которого подключены выходы преобразо5 вател  уровн , а также формирователь сигналов управлени , выходы которого соединены соответственно с управл ющими входами первого и второго коммутаторов, запоминающего блока и арифметико-логи0 ческого устройства (АЛУ), при этом выходы сумматора подключены к входам АЛУ через первый коммутатор, другие выходы АЛУ подключены к соответствующим входам второго коммутатора, друга  группа выхо5 дов запоминающего блока соединена с соответствующими входами АЛУ, первый выход которого подключен к входу блока управлени  вхождением в синхронизм, а к другим входам первого коммутатора под0 ключены соответственно выход дополнительного сумматора и перва  группа выходов запоминающего блока На чертеже представлена структурна  электрическа  схемэ устройства синхрони5 зации М-последовательности.

Устройство содержит фильтр 1 нижних частот, блок 2 поэлементного приема, генератор 3 тактовых импульсов, делитель 4 частоты , первый регистр 5 сдвига, второй

0 регистр 6 сдвига, третий регистр 7 сдвига, регистр 8 сдвига с обратными св з ми, сумматор 10 совпадений, сумматор 11, первый коммутатор 12 кода, второй коммутатор 13 кода, блок 14 управлени  вхождением в син5 хронизм, первый переключатель 15, второй переключатель 16, адресный запоминающий блок 17, адресный счетчик 18, блок 19 управлени  режимом работы, состо щий из делителей 20-22 частоты переключател  23 и триггеров 24 и 25, а также формирователь

26 сигналов управлени , первый коммутатор 27, дополнительный сумматор 28, ключ 29, анализатор 30 уровн , второй коммутатор 31, блок 32 выбора максимального отсчета , преобразователь 33 уровн  и запоминающий блок 34.

Устройство синхронизации М-последо- вательности работает следующим образом,

Сигнал принимаемой М-последователь- ности через фильтр 1 поступает на вход блока 2 поэлементного приема, с выхода которого сигнал, преобразованный в двоичную последовательность импульсов, подаетс  на второй переключатель 16, который через равные промежутки времени t LT, где L - число разр дов регистров 5 и 6 сдвига, а т- длительность одного элемента принимаемой М-последовательности, поочередно переключает входы регистров 6 и 7 сдвига, Когда за врем  t один из регистров 6 (7) сдвига заполнитс  выборкой длины L, вз той из принимаемой М-последовательности , коммутатор 12 кода подключит его выходы к входам сумматора 10 совпадений , а входна  М-последовательность начинает поступать на другой регистр 7 (6) сдвига. Управл ющие сигналы на коммутатор 12 кода и переключатель 16 снимаютс  с противоположных плеч триггера 24 блока 19 управлени , который работает в счетном режиме, На тактовый вход триггера 24 поступает сигнал с выхода генератора 3 через делители 4 и 20, причем коэффициент деле- ни  делител  4 выбираетс  равным k fm т, где fm - частота генератора 3, а коэффициент делени  делител  20 равен L

В сумматоре 10 совпадений элементы выборки длины L, вз тые из принимаемой М-последовательности, суммируютс  с элементом выборки такой же длины, снимаемой с выходов регистра 5 и вз той из местной М-последовательности, генерируемой с кратной скоростью к принимаемой такой, что за врем  t L г на выходе сумматора 10 совпадений успевает вычисл тьс  сумма количества совпадающих разр дов дл  всех временных задержек-мё- стной М-последовательности. Результаты суммировани  поступают на входы сумма- .тора 11, на вторые входы которого через коммутатор 13 кода подаетс  двоичный код с выходов адресного запоминающего блока 17. Первоначально коммутатрр 13 кода установлен в положение, при котором на вторые входы сумматора 11 поступают ну- ли, v, поэтому результаты суммировани , полученные дл  первой обработки, переписываютс  в адресный запоминающий блок 17, где дл  каждой задержки местной М-последовательности по отношению к принимаемой отводитс  свой адрес адресного счетчика 18. Через врем  t L r , когда суммирование первой выборки закончитс , 5 выходной импульс делител  20 переключит триггер 25 в противоположное состо ние и его выходной сигнал через коммутатор 13 кода подключит выходы адресного запоминающего блока 17 к вторым входам сумма- D тора 11. Выходной импульс делител  20 длительностью At L/fm поступает на адресный запоминающий блок 17 и на адресный счетчик 18, запреща  на врем  At - перед началом суммировани  очередной

5 выборки из входного сигнала запись информации и переключение адреса.

За врем  At действи  импульса делител  20 М-последовательность, генерируема  с кратной скоростью до начатта суммирова0 ни  значений, относ щихс  к следующей выборке, успевает дополнительно продвинутьс  в регистре сдвига 5 на L элементов. Это позвол ет результаты суммировани , полученные в сумматоре 11 дл  последую5 щих выборок, добавл ть к результатам, хран щимс  дл  предыдущих выборок, вз тых из принимаемой М-последовательности.

На последнем цикле накоплени  выборок за счет взаимодействи  блоков 17, 260 34 производитс  выбор наибольшего из L накопленных в адресном запоминающем блоке 17 отсчетов взаимной коррел ции, формирование порога и вырабатьтаетс  ре- шение о наличии или отсутствии полезного

5 сигнала. Это происходит следующим образом .

С помощью первого и второго коммутаторов 27 и 31 первый отсчёт подаетс  в запоминающий блок 34.и с первого выхода

0 запоминающего блока 34 поступает на второй вход блока 32 выбора максимального отсчета.

Как только на первом входе блока 32 5 выбора максимального отсчета по витс  второй отсчет взаимной коррел ции, по команде из формировател  26 сигналовуправ- лени  блок 32 выбора максимального . отсчета переключаетс  в режим сложени  и 0 сумма двух первых отсчетов заноситс  во вторую  чейку запоминающего блока 34, После этого блок 32.выбора максимального отсчета переводитс  в режим вычитани . Если разность первого и второго отсчетов 5 взаимной коррел ции оказываетс  отрица- . тельной, т.е. второй отсчет больше первого, то производитс  перезапись второго отсчета в  чейку запоминающего блока 34, где хранилс  первый отсчет.

После вычислени  третьего отсчета операции повтор ютс , причем во второй  чейке запоминающего блока 34 оказываетс  сумма трех отсчетов, а в первой - наибольший из них.

Процедура накоплени  суммы отсчетов взаимной коррел ции и выбора наибольшего из-этих отсчетов производитс  дл  всех ЁОЗМОЖНЫХ сдвигов псевдослучайной последовательности .

В конце описанной процедуры сумма отсчетов взаимной коррел ции в преобразователе 30 уровн  умножаетс  на коэффициент К, величина которого рассчитываетс  из требовани  обеспечени  заданного уровн  веро тности ложной тревоги, и далее через дополнительный сумматор 28 и коммутатор 27 подаетс  на вход блока 32 выбора максимального отсчета в качестве порога обнаружени . На второй вход блока 32 выбора максимального отсчета 32 в этот момент подаетс  наибольший из L отсчетов, хран щийс  в запоминающем блоке 34. Результат вычислени  двух упом нутых чисел поступает в блок 14 управлени  вхождением в синхронизм в качестве команды продолжени  поиска, если порог не превышен, или в качестве сигнала обнаружени .

Блоки 28-30 введены в устройство дл  предотвращени  ложных превышений порога при малых частотнчх расстройках принимаемого и опорного сигналов. В указанной ситуации накопление взаимной коррел ции в течение нескольких периодов М-последовательчости в силу специфики цифрового вычислени  свертки может привести к практически полной взаимной компенсации отсчетов, Как следствие этого в запоминающем блоке 34 накапливаетс  маленькое число отсчетов, а умножение его на коэффициент К 1 с округлением дает нулевой результат, что приводит к ложным решени м об обнаружении сигнала.

Дл  предотвращени  ложного срабатывани  устройства сформированный блоками 31, 32, 34 и 33 порог обнаружени  поступает в анализатор 30 уровн . Его число оказываетс  меньше заданного, то открываетс  ключ 29 и к порогу добавл етс  число h0, заведомо превышающее средний уровень отсчетов взаимной коррел ции в услови х малых расстроек.

Таким образом, в предлагаемом устройстве порог обнаружени  адаптируетс  к изменени м отношени  сигнал-шум принимаемого сигнала на входе устройства. При этом также обеспечиваетс  адаптаци  к уровню боковых выбросов своего сигнала , что позвол ет использовать предлагаемое устройство синхронизации

М-последовательности в многоадресных системах св зи с большим динамическим диа- пазоном сигналов, одновременно присутствующих в эфире,

Claims (1)

1. Формула изобретени 

   Устройство синхронизации М-последовательности , содержащее последовательно соединенные фильтр нижних частот и блок поэлементного приема, последовательно

   0 соединенные генератор тактовых импульсов , делитель частоты, первый переключатель , регистр сдвига с обратными св з ми и первый регистр сдвига, выходы которого подключены к одной группе входов сумма5 тора совпадений, последовательно соединенные блок выбора максимального отсчета и блок управлени  вхождением в синхронизм , к тактовому входу которого и к тактовому входу первого переключател 

   0 подключен выход генератора тактовых импульсов , выход блока поэлементного приема через второй переключатель подключен к входам второго и третьего регистров сдвига , выходы разр дов которых через первый

   5 коммутатор кода подключены к соответствующим входам сумматора совпадений, выходы которого через сумматор подключены к одной группе входов адресного запоминающего блока, к другой группе входов которого

   0 подключены выходы адресного счетчика, а выходы адресного запоминающего блока подключены к другим входам сумматора через второй коммутатор кода, другие соединенные между собой входы которого

   5  вл ютс  входами сигнала нулевого потенциала , выход делител  частоты подключен к входу блока управлени  режимом работы, выходы которо о подключены соответственно к управл ющим входам второго переклю0 чател , первого и второго коммутаторов кода и к соединенным между собой управл ющим входам адресного запоминающего блока и адресного счетчика, к тактовому входу которого подключен соответствующий

   5 выход блока управлени  режимом работы, отличающеес  тем, что, с целью повышени  помехозащищенности в услови х воздействи  структурных помех, в него введены последовательно соединенные

   0 первый коммутатор, второй коммутатор, запоминающий блок, преобразователь уровн ,анализатор уровн ,ключ и дополнительный сумматор, к другим входам которого подключены выходы преобразовател 

   5 уровн , а также формирователь сигналов управлени , выходы которого соединены соответственно с управл ющими входами первого и второго коммутаторов, запоминающего блока и блока выбора максимального отсчета, при этом выходы сумматора под

   ключены к соответствующим входам блокасчета, к другим входам первого коммутатора

   выбора максимального отсчета через пер-подключены соответственно выход дополвый коммутатор, другие выходы блока выбо-нительного сумматора и перва  группа выра максимального отсчета подключены к ходов запоминающего блока, а вход

   соответствующим входам второго коммута-5 формировател  сигналов управлени  соедитора , друга  группа выходов запоминающе-нен с соответствующим выходом блока упго блока соединена с соответствующимиравлени  режимом работы, входами блока выбора максимального от