SU566381A1

SU566381A1 - Устройство дл контрол каналов св зи

Info

Publication number: SU566381A1
Application number: SU7502180776A
Authority: SU
Inventors: Павел Петрович Жигора
Original assignee: Военный Инженерный Краснозанменный Институт Имени А.Ф.Можайского
Priority date: 1975-10-17
Filing date: 1975-10-17
Publication date: 1977-07-25

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАНАЛОВ СВЯЗИ

I

Изобретение, относитс к технике св зи и может использоватьс дл контрол качества каналов св зи с переменными параметрами без перерывов св зи.

Известно устройство дл контрол каналов св зи, содержащее когерентный коррел ционный приемник, выходы интеграторов которого подключены к входам двух спусковых схем, управл ющих схемами совпадени , выходы которых подключены к вхо решающего блока через последовательно соединенные генератор числовой последовательности и сумматор. Выход сумматора подключен к управл ющим входам спусковы схем непосредственно, а к другому собст- венному входу через линию задержки. Выход решающего i блока подключен к входу сброса генератора числовой последовательности .

Недостатком известного устройства & л етс зависимость времени оценки от частоты по влени сигналов ненадежного обнаружени .

Известно также устройство дл контрол каналов св зи, содержащее приемник с

двум интеграторами и последовательно соединенные сумматор, рещающий блок и генератор числовой последовательности, причем первый вход и выход сумматора через линию задержки соединены между со&ой

Это устройство имеет низкое быстродействие .

Дл устранени указанного недостатка в устройство дл контрол каналов св зи согласно изобретению введены последовательно соединенные дополнительный сумматор , блок вычитани и блок умножени , ai ходы интеграторов приемника подключены к соответствующим входам дополнительного сумматора, выход которого подключен к второму входу генератора числовой последовательности , выход последнего подключен к второму входу основного сумматора через блок умножени , а выход линии за держки - к второму входу блока вычитани .

На чертеже приведена структурна схема предлагаемого устройства.

Устройство дл контрол каналов св зи содержит приемник 1 с двум умножител ми 2, двум интеграторами 3 и блоком

сравнени 4, лоследователыш соединенные сумматор 5, первый вход и выход которого через линию задержки 6 соединены между собой, решающий блок 7 и генератор числовой последовательности 8 и последовательно соединенные дополнительный сумматор 9, блок вычитани 10 и блок умножени 11. Выходы интеграторов 3 приемнике 1 подключены с соответствующим ;входам дополнительного сумматюра 9, выход ко торого подключен к второму входу генератора числовой последовательности 18i выход последнего подключен к второму , входу сумматора 5 через блок умножени 11, а выход линии задержки 6 подключен к второму входу блока вычитани 10,

Устройство работает следующим образом На вход приемника 1 поступает за- шумленный сигнал, соответствующий 8Л&ментарному сигналу, переданному на -й позиции кодового слова и подаваемому на входы умножителей 2. Случайные сигналы, с выходов интеграторов 3 поступают на входы сумматора 9.

В момент включени устройства на выходе сумматора 9 по вл етс сигнал, который запускает генератор числовой последовательности 8 и одновременно поступает на вход блока вычитани 10,

Генератор числовой последовательности В сформирует значение элементов числовой последовательности, например значениечленов гармонического Р да ,-1,..,Д, в виде сигналов, поступающих на один вход блока умножени 11, на другой вход которого поступает сигнал с выхода;блока

вычитани 10, Результат умножени пендаетс на второй вход сумматора 5, на первый вход которого поступает сигнал с выхода этого же сумматора через линию задержки 6,

Сигнал с выхода сумматора 5, измен5по щийс по рекуррентному з лкону, поступает на вход решающего блока 7, который на основе анализа этого сигнала выдает сигнал , несущий информацшо о качестве канала св зи, и устанавливает генератор числовой последовательности 8 в исходное состо ние.

Claims

Формула изобретени

Устройство дл контрол каналов св зи, содержащее приемник с двум интеграторам и последовательно соединенные сумматор, первый вход и выход которого через линию задержки соединены между собой, решающий блок и генератор числовой последова-. тельности, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены последователь но соединенные дополнительный сумматор, блок вычитани и блок умножени , при этом вььходы интеграторов приемника подключены к соответствующим входам. дополнительного сук матора , выход которого подключен к второму входу генератора числовой последова тельностй выход последнего подключен к. второму входу основного сумматора через блок умножени , а выход линии задержки к второму входу блока вычитани ,