SU1741126A1 - Пороговое устройство - Google Patents
Пороговое устройство Download PDFInfo
- Publication number
- SU1741126A1 SU1741126A1 SU894780113A SU4780113A SU1741126A1 SU 1741126 A1 SU1741126 A1 SU 1741126A1 SU 894780113 A SU894780113 A SU 894780113A SU 4780113 A SU4780113 A SU 4780113A SU 1741126 A1 SU1741126 A1 SU 1741126A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- exclusive
- threshold device
- inputs
- input
- elements
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике и микроэлектронике и может быть использовано дл построени отказоустойчивых цифровых устройств с реконфигурацией структуры. Цель изобретени - повышение достоверности работы порогового устройства. Цель изобретени - повышение достоверности работы порогового устройства . Устройство содержит элементы ИЛИ-НЕ 1-10, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11- 16, элементы И-НЕ 17-20, элемент НЕ 21, разр ды 22-30 информационного входа порогового устройства, выход 31 порогового устройства. Изобретение позвол ет определ ть наличие двух и более единиц в дев тиразр дном входном информационном слове, поступающем на разр ды 22-30 информационного входа устройства. 1 ил
Description
го
ю
О
X
И
Изобретение относитс к вычислительной технике и микроэлектронике и может быть использовано дл построени отказоустойчивых цифровых устройств с реконфигурацией структуры.
Известно устройство дл вычислени всех симметрических булевых функций п переменных, в том числе и пороговых функций , которое содержит п групп элементов И и h групп элементов сложени по модулю два.
Недостатком устройства вл етс сложна конструкци .
Наиболее близким по функциональным возможност м и конструкции техническим решением к предлагаемому вл етс пороговое устройство на дев ть входов, содержащее элементы И-НЕ и ИЛИ-НЕ.
Недостатком известного порогового устройства вл етс низка достоверность работы .
Цель изобретени - повышение достоверности работы порогового устройства.
На чертеже представлена функциональна схема порогового устройства.
Устройство содержит элементы ИЛИ- НЕ 1 - 10, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11-16, элементы И-НЕ 17-20, элемент НЕ 21, дев ть разр дов 30 информационного входа устройства и выход 31 устройства. При этом элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и 12 имеют только инверсные выходы (выполн ют функцию равнозначности), а элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13 - 16 - только пр мые выходы (выполн ют функцию сложени по модулю два, или неравнозначности ).
Пороговое устройство работает следующим образом.
На информационные входы 22 - 30 поступают двоичные переменные xi...xg (в произвольном пор дке). На выходе 31 формируетс сигнал
1, если XT + Х2 + ...+
У
О, в противном случае.
Таким образом, пороговое устройство позвол ет определить наличие двух и более единиц в дев тиразр дном входном информационном слове.
Claims (1)
- Формула изобретени Пороговое устройство, содержащее четыре элемента И-НЕ, отличающеес тем, что, с целью повышени достоверности работы порогового устройства, в неге введены дес ть элементов ИЛИ-НЕ, шесть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем первые входы первого и второго элементов ИЛИ-НЕ подключены к первомуразр ду информационного входа порогового устройства, второй вход первого элемента ИЛИ-НЕ и первый вход третьего элемента ИЛИ-НЕ подключены к второмуразр ду информационного входа порогового устройства, вторые входы второго и третьего элементов ИЛИ-НЕ подключены к третьему разр ду информационного входа порогового устройства, первые входы чет0 вертого элемента ИЛИ-НЕ и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к четвертому разр ду информационного входа порогового устройства, вторые входы четвертого элемента ИЛИ-НЕ и первого эле5 мента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к п тому разр ду информационного входа порогового устройства, первые входы п того элемента ИЛИ-НЕ и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к шестому0 разр ду информационного входа порогового устройства, вторые входы п того элемента ИЛИ-НЕ и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к седьмому разр ду информационного входа порогово5 го устройства, первые входы шестого элемента ИЛИ-НЕ и третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к восьмому разр ду информационного входа порогового устройства, вторые входы шестого0 элемента ИЛИ-НЕ и третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к дев тому разр ду информационного входа порогового устройства, выходы первого и третьего элементов ИЛИ-НЕ соединены со5 ответственно с первыми и вторыми входами первого элемента И-НЕ и седьмого элемента ИЛИ-НЕ, выход второго элемента ИЛИ- НЕ соединен с третьим входом седьмого элемента ИЛИ-НЕ, выход которого соеди0 нен с первым входом восьмого элемента ИЛИ-НЕ, выход которого соединен с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента И-НЕ соединен с первыми входами дев того5 и дес того элементов ИЛИ-НЕ, выходы которых соединены с вторым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом п того элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход чет0 вертого элемента ИЛИ-НЕ через элемент НЕ соединен с вторыми входами восьмого и дес того элементов ИЛИ-НЕ, инверсный выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом дев того5 элемента ИЛИ-НЕ, выходы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и шестого элемента ИЛ И-НЕ соединены с соответствующими входами второго элемента И-НЕ, выход которого соединен с первым входом шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,инверсный выход которого соединен с третьим входом дес того элемента ИЛИ- НЕ, выход п того элемента ИЛИ-НЕ соединен с первыми входами третьего и четвертого элементов И-НЕ, выходы которых соединены с вторыми входами шестого и п того элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выходы четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и шестого элемента ИЛИ-НЕ соединены с вторым и третьим входами четвертого элемента И-НЕ, выход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом третьего элемента И-НЕ, выход п того элемента ИСКЛЮЧАЮЩЕЕ ИЛИ вл етс выходом устройства .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894780113A SU1741126A1 (ru) | 1989-10-11 | 1989-10-11 | Пороговое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894780113A SU1741126A1 (ru) | 1989-10-11 | 1989-10-11 | Пороговое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1741126A1 true SU1741126A1 (ru) | 1992-06-15 |
Family
ID=21490424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894780113A SU1741126A1 (ru) | 1989-10-11 | 1989-10-11 | Пороговое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1741126A1 (ru) |
-
1989
- 1989-10-11 SU SU894780113A patent/SU1741126A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1559337, кл. G 06 F 7/00, 1988. Селлерс Ф. Методы обнаружени ошибок в работе ЭЦВМ. - М.: Мир, 1972, с 83, фиг.4.18. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940007002B1 (ko) | 프로그램 가능한 논리소자 | |
US4620188A (en) | Multi-level logic circuit | |
EP0081632A2 (en) | Adder circuit | |
US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
US2942193A (en) | Redundant logic circuitry | |
US3900742A (en) | Threshold logic using complementary mos device | |
SU1741126A1 (ru) | Пороговое устройство | |
US4187549A (en) | Double precision residue combiners/coders | |
US4218747A (en) | Arithmetic and logic unit using basic cells | |
US3538443A (en) | General purpose logic package | |
US4392065A (en) | Electronic circuit for eliminating chatter | |
US3423577A (en) | Full adder stage utilizing dual-threshold logic | |
SU1401449A1 (ru) | Коммутационна сеть | |
US4411009A (en) | Digital dual half word or single word position scaler | |
RU2018928C1 (ru) | Устройство для сложения n чисел по модулю пять | |
RU2810631C1 (ru) | Самосинхронный одноразрядный троичный сумматор с нулевым спейсером и повышенной сбоеустойчивостью | |
RU2037269C1 (ru) | Преобразователь четырехразрядного кода грея в двоично-десятичный код | |
SU1056180A1 (ru) | Устройство дл сравнени параллельных кодов чисел | |
GB1454190A (en) | Logical arrays | |
SU1488787A1 (ru) | Четырехвходовый одноразрядный сумматор | |
RU2037268C1 (ru) | Преобразователь двоично-десятичного кода 8-4-2-1 в код 5-4-2-1 | |
SU1272334A1 (ru) | Устройство дл шифрации крайней единицы | |
RU2149442C1 (ru) | Устройство для умножения по модулю семь | |
Pagey et al. | State encoding and functional decomposition for self-checking sequential circuit design | |
US3441859A (en) | General purpose boolean function generator utilizing dual-threshold logic elements |