SU1709341A1 - Устройство дл быстрого преобразовани Уолша в реальном масштабе времени - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  цифровой обработки ^четных и нечетных последовательностей, выделени  четных и нечетных сигналов на основе дискретного четно-нечетного преобразовани  Уолша, дл  цифровой фильтрации, сжати  информации, дл  цифрового спектрально- коррел ционного анализа случайных процессов. Цель изобретени  - расширение функциональных возможностей за счет вычислени  преобразовани  Уолша-Качмажа и четно-нечетного преобразовани  Уолша- Качмажа. Поставленна  цель достигаетс  за счет того, что в состав устройства вход т регистры 1.1-1

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  цифровой обработки четных и нечетных последовательностей , выделени  четных и нечетных сигналов на основе дискретного четно-нечетного преобразовани  Уолша, дл  цифровой фильтрации, сжати  информацйи , дл  цифрового спектрально-коррел ционного анализа случайных процессов и т.д.

Цель изобретени  - расширение функциональных возможностей устройства за счет вычислени  преобразовани  УолшаКачмажа и четно-нечетного преобразовани  Уолша-Качмажа.

Дл  обработки четных и нечетных последовательностей используетс  четно-нечетное преобразование Уолша, по коэффициентам которого определ ют четные и нечетные последовательности. Матрица четно-нечетного преобразовани  Уолша W2 в верхней половине представл ет четные cal(k,j) функции Уопша, расположенные в пор дке увеличени  частности, а в нижней половине - нечетные sal(k,j) функции в пор дке уменьшени  частности. Матрица W2r дл  п 3 имеет вид:

На фиг.1 представлен граф быстрого четно-нечетного преобразовани  Уолша дл  2 8; на фиг.2 - функциональна  схема устройства; на фиг.З - схема блока синхронизации . Устройство родержит n регистров 1.11 .П, n сумматоров-вычитателей 2.1-2.П, n коммутаторов 3.1-3. п, коммутатор 4, регистр сдвига 5, коммутатор 6 и блок синхронизации 7, информационный вход 8, тактовый вход 9, выход 10 преобразовани  Уолша, выход 11 преобразовани  Уолша-Качмажа и частной сбставл гощей четно-нечетного преобразованиЯ;Уолй1а-Качмажа и выход 12 нечетной составл ющей четно-нечетного преобразовани  Уолша-Качмажа. Блок синхронизации (фиг.З) содержит счетчики 13 и 14, элементы НЕ 15-18 и элементы И 19-24, элементы НЕ 25-27, элемент И 28, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 29, элементы И 30-32 ;И элемент ИЛИ 33. Элементы 1,2,3 вход т в состав каждого вычислительного модул  34, а последний модуль содержит дополнительно элементы 4:-6. ... . . ,. , Устройство работает следующим образом . Входна  посл едовательность х(1),х(2),,..,, представл юща  собой отсчеты дискретного сигнала, с частотой тактовых импульсов поступает на информационный вход регистра 1.1, который управл етс  тактовым сигналом с выходы 1 блока 7, где задерживаетс  на один такт (в регистре 1.1 хранитс  один отсчет), и на вычитающий вход сумматОра-вь|читател  2.1. Срабатывание сумматора-вычитател  2.1 управл етс  сигналом с выхода 2п+3 блока 7 и синхронизируетс  в каждом четном такте. На выход коммутатора 31 в течение каждого такта, начина  сО втОрОго, выводитс  сначала сумма, а затем разнОсть , сформированные на выходах сумматора-вычитател  21 в первом каскаде: x(t) + х(2), х(1) - х(2),..., х(2 - 1) + х(2), х(2 - 1)-х (2)ит.д. В 1-М(1 2...П 1) каскаде преобразовани  последовательность промежуточных /данных, получаемых с выхода коммутатора 3.1-1 предыдущего (1-1)-го каскада, поступает на информационный вход регистра 1.1 и на йычйтающий входсумматора-вычитате л 2.1 ;частотой, в2 . раз большей частоты следовани  отсчетов входного сигнала. В ;, регистре 1.1 данные задерживаютс  на 2 тактов. Срабатывание сумматора-вычитател  2,11-го каскада синхронизируетс  сигналом с выхода блока 7. На выход : коммутатора 3.1 в течение ка кдого такта работы регистра 1.1 в нечетных тактах выS .. вод тс  результаты: сумма, а затем разность , а в чет|; ых тактах выводитс  разность, а затем сумма, сформированные в соответствии с графом преобразовани  (фиМ) на выходах сумматора-вычитател  2.1 в t-M каскаде:/ Xia) + xiO + ) + 2-),J 1,3,5.... Х10)-Х1а + 2Лх|0) + + 2Л 2,4,6.... В п-м кас,каде преобразовани  данные с выхода коммутатора З.п-1 (n-l)-ro каскада поступают на информационный вход регистра 1 .п и на вычитающий вход сумматора-вычитател  2.n с частотой, в раз большей частоты следовани  отсчетов входного сигнала. В регистре 1.п данные задерживаютс  на тактов. В течение каждого TaKta работы регистра 1.h в нечетные такты, через коммутатор З.п на вь1ход {п+2)-го коммутатора 6 вывод тс  суммы, а в нечетные такты - разности, представл ющие собой коэффициенты ) преобразовани  При четных са1 функци х олша. При этом все коэффициентов преобразовани  вывод тс  до прихода ()-го отсчета входного сигнала. Одновременно с этим в нечетные такты через (п+1)-й коммутатор 4 в регистр сдвига 5 занос тс  разности, а в четные такты - суммь), которые представл ют собой коэффициенты ) преобразовани , при нечетных sal функци х Уолша. После прихода ()-го тактового сигнала происходит по сигналу управлени  сдвигом считывание в обратном пор дке коэффициентов ) преобразовани  с регистра сдвига 5, которые вывод тс  на выход (п+2)-го коммутатора б с частотой, в раз большей частоты следовани  отсчетов входного сигнала. Последний коэффициент x(j) преобразовани  выводитс  на выход ()-го коммутатора 6 до прихода ( )-го отсчета входного сигнала. .В устройстве на интервале дискретизации получаютс  все Коэффициенты преоб-. разовани  от 2 отсчетов входного сигнала, что обеспечивает его работы в реальном масштабе времени.. Блок управлени  7 работает следующим образом. С приходом импульсов. Поступающих на счетный вход 9 первого счетчика 13, на выходе п-го (старшего) разр да этого счетчика формируетс  инверсный сигнал управлени , который проходит через п-й элемент НЕ 18, а также поступает на счетный вход второго счетчика 14. Сигналы с выходов с первого (младшего) по п-й разр дов первого счетчика 13 через элементы НЕ 15-18 и сигналы с выходов с первого по п-й (старший) разр дов второго счетчика 14 поступают на соответствующие входы элементов И 19-24 и через элементы НЕ 25-27 поступают на входы элемента И 28. При этом на выходе первого разр да второго счетчика 14 формируетс  сигнал управлени  2п+3, а на выходах элементов И 19-21 и первого элемента ИСКЛЮЧАЮЩИЕ ИЛИ 29 формируютс  соответствующие сигналы управлени . Сигналы управлени  (2п-2)-{2п+2) формируютс  на выходах соответствующих элементов И 24, 30-32.Формул а изобретени  Устройство дл  быстрого преобразовани  Уолша в реальном масштабе времени, содержащее блок синхронизации, п (2 размер преобразовани ) вычислительных модулей, первы и второй коммутаторы и регистр сдвига, причем выход 1-го (( 1,п-1) вычислительного модул , подключен к информационному входу (1+1 )-го вычислительного модул , второй и третий выходы п-го вычислительного модул  подключены соответственно к первому и второму информационным вхбдам первого коммутатора, вмход которого подключен к информационному входу регистра сдвига, выход которого подключен в первому информационному входу второго коммутатора, выход которого  вл етс  выходом преобразовани  Уолша устройства, информационным входом которого  вл етс  информационный вход первого вычислительного модул , при этом J-1 и 0+п)-1й О 1,п) выходы блока синхронизации подключены соответственно к первому и второму входам синхронизации j-ro вычислительного модул , 2п-й выход блока синхронизации подключен к управл ющему входу первого коммутатора, управл ющий вход второго коммутатора соединен с входом управлени  сДвигом сдвигового регистра и подключен к (2п+1)му выходу блока синхронизации, (2п+2}-й выход которого подключен к тактовому входу сдвигового регистра, при этом j-й вьнислитвльный модуль содержит коммутатор.

умматор-вычитатель и регистр, выход которого подключен к информационному входу сумматора-вычитател , выходы суммы и разности которого подключены соответственно к первому и второму входам коммутатора, выход которого  вл етс  вь1ходом вычислительного модул , информационным входом которого  вл ютс  соединенные между собой второй информационный вход сумматора-вычитател  и информацйоннный вход регистра, тактовый вход которого  вл етс  первым тактовым входом вычислительного модул , вторым тактовым входом которого  вл етс 

управл ющий вход коммутатора, а в п-м вычислительном модуле выходы суммы и разности сумматора-вычитател   вл ютс  соответственно вторым и третьим выходами п-го вычислительного модул , отличающ е е с   тем, что, с целью расширени  функциональных возможностей за счет вычислени  преобразовани  Уолша-Качмажа и чеТно-нечетного преобразовател  Уолша-Качмажа , выход п-го вычислительного

модул  подключён к второму информационномувходу второго коммутатора и  вл етс  выходом преобразовани  УолшаКачмажа и четной составл ющей четно-нечетного преобразовани  Уолша-Качмажа устройства , выходом нечетной составл ющей четно-нечетного преобразовани  УолшаКачмажа которого  вл етс  выход первого коммутатора, (2п+2+)-й выход блока синхронизации подключен к третьему тактовому входу j-ro вычислительного модул , причем вход синхронизации сумматора-вычитател  j-ro вычислительного модул   вл етс  третьим тактовым входом j-ro вычислительного модул .

.-

Ф г I

I

h

./

(s)

о сложение

БК7атаийв

J

л

Д

.f

/г-/ S

J/7

г/7

NL

t

/7

L..

//

3i.

7/

ю

I

А/2

ФигЗ

Claims (4)

Формула изобретения Устройство для быстрого преобразования Уолша в реальном масштабе времени, содержащее блок синхронизации, η (2° размер преобразования) вычислительных модулей, первый и второй коммутаторы и регистр сдвига, причем выход Ι-го (I = 1 .п-1) вычислительного модуля подключен к информационному входу (1+1)-го вычислительного модуля, второй и третий выходы η-го вычислительного модуля подключены соответственно к первому и второму информационным входам первого коммутатора, выход которого подключен к информационному входу регистра сдвига, выход которого подключен в первому информационному входу второго коммутатора, выход которого является выходом преобразования Уолша устройства, информационным входом которого является информационный вход первого вычислительного модуля, при этом J-1 и О+п)-й 0 = ί,η) выходы блока синхронизации подключены соответственно к первому и второму входам синхронизации j-ro вычислительного модуля, 2п-й выход блока синхронизации подключен к управляющему входу первого коммутатора, управляющий вход второго коммутатора соединен с входом управления сдвигом сдвигового регистра и подключен к (2п+1)му выходу блока синхронизации, (2п+2)-й выход которого подключен к тактовому входу сдвигового регистра, при этом J-й вычислительный модуль содержит коммутатор, сумматор-вычитатель и регистр, выход которого подключен к информационному входу сумматора-вычитателя, выходы суммы и разности которого подключены соответственно к первому и второму входам коммутатора, выход которого является выходом вычислительного модуля, информационным входом которого являются •соединенные между собой второй информационный вход сумматора-вычитателя и информацйоннный вход регистра, тактовый вход которого является первым тактовым входом вычислительного модуля, вторым тактовым входом которого является управляющий вход коммутатора, а в η-м вычислительном модуле выходы суммы и разности сумматора-вычитателя являются соответственно вторым и третьим выходами η-го вычислительного модуля, отличающееся тем, что, с целью расширения функциональных возможностей за счет вычисления преобразования Уолша-Качмажа и четно-нечетного преобразователя Уолша-Качмажа, выход η-го вычислительного модуля подключён к второму информационномувходу второго коммутатора и является выходом преобразования УолшаКачмажа и четной составляющей четно-нечетного преобразования Уолша-Качмажа устройства, выходом нечетной составляющей четно-нечетного преобразования УолшаКачмажа которого является выход первого коммутатора, (2n+2+j)-ft выход блока синхронизации подключен к третьему тактовому входу j-ro вычислительного модуля, причем вход синхронизации сумматора-вычитателя J-ro вычислительного модуля является третьим тактовым входом j-ro вычислительного модуля. I f -» Xc(0 ММтМЙФ Х*Ы - T at» ФЯГ* Λ ж £ ιζ L I i о g

1 —ZtZLX

2n+il

4 2/τ-Λ Зп 2п

2Л+2 ±

~-f|4 /

1 «(4)

CD §

§ 2(5)

и -> ?1 *· «ч. ,7/ ______......J

T —L.

—и .· »

β

3 х(з)

⁴ \