SU170210A1 - DEVICE FOR TRANSFORMING BINARY-DECIMAL CODE TO BINARY - Google Patents
DEVICE FOR TRANSFORMING BINARY-DECIMAL CODE TO BINARYInfo
- Publication number
- SU170210A1 SU170210A1 SU866619A SU866619A SU170210A1 SU 170210 A1 SU170210 A1 SU 170210A1 SU 866619 A SU866619 A SU 866619A SU 866619 A SU866619 A SU 866619A SU 170210 A1 SU170210 A1 SU 170210A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- binary
- code
- transforming
- decimal code
- tetrad
- Prior art date
Links
- 230000001131 transforming Effects 0.000 title 1
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000875 corresponding Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
Description
Известны устройства дл преобразовани двоично-дес тичного кода в двоичный, содержащие регистр сдвига, разделенный на тетрады , дишифратор.BACKGROUND OF THE INVENTION There are known devices for converting a binary-decimal code into a binary code, containing a shift register divided into tetrads, a descrambler.
Предложенное устройство отличаетс от известных тем, что применен вентиль, через который импульсы сдвига поданы в цепь сдвига регистра. Вход вентил соединен с выходом младшего разр да старшей тетрады, а выход св зан со входами вентилей записи преобразованного кода, которые подключены к дешифратору трех старших разр дов тетрады . Это позвол ет повысить быстродействие устройства.The proposed device differs from the known ones in that a valve is applied through which shift pulses are fed to the register shift circuit. The valve input is connected to the low-order output of the highest tetrade, and the output is connected to the input of the transformed code recording gates that are connected to the decoder of the three high-order tetrads. This makes it possible to increase the speed of the device.
На фиг. 1 представлена блок-схема устройства; на фиг. 2 - принципиальна схема тетрады.FIG. 1 is a block diagram of the device; in fig. 2 - schematic diagram of the tetrad.
Устройство работает следующим образом.The device works as follows.
С поступлением тактового импульса ТИ двоично-дес тичный код сдвигаетс в сторону младших разр дов при наличии в чейках «10 («100 и т. д.) цифры «О. Тактовый импульс при этом поступает на шину «сдвига через вентиль K.i (Ks и т. д.), в результате чего происходит запись последней цифры в чейку «8 («80 и т. д.) одновременно со сдвигом цифр в тетраде. После записи цифры «1 в чейку «10 («100 и т. д.) вентиль К.1 (Кг и т. Д.) переключен, и очередной тактовый импульс пройдет на вход вентилей Bi (Bz и т. д.). В зависимости от кода в чейках «8, «4 и «2 («80, «40, и «20 и т. д.) открыты определенные группы вентилей Б (2 и т. д.), и в чейках такой тетрады устанавливаетс скорректированный код. ТакимWith the arrival of a clock pulse TI, the binary-decimal code shifts to the direction of the least significant bits in the presence of cells "10 (" 100, etc.) digits "O. The clock pulse then enters the “shift” bus through the valve K.i (Ks, etc.), as a result of which the last digit is recorded in the cell “8 (” 80, etc.) simultaneously with the shift of the numbers in the tetrad. After writing the number “1 to the cell” 10 (“100, etc.), the valve K.1 (Kg, etc.) is switched, and the next clock pulse will pass to the input of the valves Bi (Bz, etc.). Depending on the code, in the cells "8," 4 and "2 (" 80, "40, and" 20, etc.), certain groups of valves B (2, etc.) are open, and in the cells of such a tetrad is set corrected code. So
образом, в тетрадах с каждым тактом выполн етс только одна операци : либо сдвиг, либо занесение преобразованного кода. С выхода чейки «1 снимаетс последовательный код двоичного числа, который дл преобразовани в параллельный код может быть направлен в тот же сдвигающий регистр.Thus, in tetrad with each clock cycle, only one operation is performed: either shifting or inserting the transformed code. From the output of the "1" cell, a serial number of a binary number is removed, which can be sent to the same shift register for conversion to a parallel code.
На фиг. 2 показана принципиальна схема триггерных чеек с диодно-трансформаторными вентил ми установки сдвинутого кода -FIG. Figure 2 shows a schematic diagram of trigger cells with diode transformer valves of a shifted code installation -
обмотками / трансформаторов TI-Tj. Вентили занесени преобразованного кода образуютс обмотками // трансформаторов Та- Га и группой диодов. Дешифратор состо ний чеек состоит из 8 диодов. Четыре выходные шины дешифратора подключены к последним вентил м через схемы . Трансформаторы Гд и Гю вместе с соответствующими диодами образуют переключающий вентиль дл тактовых импульсов ТИ.windings / transformers ti-tj. Conversion code entry gates are formed by windings // of transformers Ta-ha and a group of diodes. The state decoder consists of 8 diodes. Four output busbars of the decoder are connected to the last valves through the circuits. The transformers Gd and Gyu together with the corresponding diodes form a switching valve for TI clock pulses.
На выходных шинах дешифратора указаны дешифрируемые состо ни чеек, а на входных шииах вентилей - соответствующа установка цифр в тетраде. Когда триггер «10 находитс в состо нииOn the output busbars of the decoder, the deciphering states of the cells are indicated, and on the input valves of the valves - the corresponding setting of the numbers in the tetrad. When the trigger "10 is in the state
на шину «преобразование. Устанавливаютс триггеры через соответствующие вентили в зависимости от значени кода.on the bus "conversion. Triggers are installed through the appropriate gates depending on the code value.
Предмет изобретени Subject invention
Устройство дл иреобразовани двоично-дес тичного кода в двоичный, содержащее сдвиговый регистр, разделенный на тетрады,A device for converting a binary-decimal code into a binary one containing a shift register divided into tetrads,
дешифратор, отличающеес тем, что, с целью повышени быстродействи , импульсы сдвига иоданы в цепь сдвига регистра через вентиль , вход которого соединен с выходом младшего разр да старшей тетрады, а его выход св зан со входами вентилей записи преобразованного кода, которые подключены к дешифратору трех старших разр дов тетрады .A decoder, characterized in that, in order to increase speed, the shift pulses of the iodine are connected to the register's shift circuit through a gate, the input of which is connected to the low-order output of the higher tetrad, and its output is connected to the inputs of the transformed code recording gate connected to older tetrads.
Дес тична цитра nWДес тична и,исрра nio Per capita zither nW Perpetual and, isrra nio
fi/г. /fi / g. /
Фиг.22
fiOppcKUUSfiOppcKUUS
Publications (1)
Publication Number | Publication Date |
---|---|
SU170210A1 true SU170210A1 (en) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU170210A1 (en) | DEVICE FOR TRANSFORMING BINARY-DECIMAL CODE TO BINARY | |
SU281898A1 (en) | ||
SU184014A1 (en) | DEVICE FOR BINARY CODE TRANSFORMATION | |
SU1242984A1 (en) | Converter of representation form of logic functions | |
SU549801A1 (en) | Device for converting binary to decimal code to binary | |
SU1149243A1 (en) | Reversible binary code-to-binary coded decimal code translator | |
SU1709530A1 (en) | Code-to-frequency converter | |
SU434404A1 (en) | BINARY CODE CONVERTER TO BINARY DECIMAL | |
SU387360A1 (en) | MULTI-CHANNEL CONVERTER OF PARALLEL BINARY-P-CODE CODE | |
SU253440A1 (en) | TECHNICAL '"LIBRARY. I. M Dreams | |
SU450153A1 (en) | Code rate converter | |
SU344437A1 (en) | DEVICE FOR CONVERSION OF NUMBERS FROM BINARY CODE TO BINARY DECIMAL | |
SU1053288A2 (en) | Pulse distributor | |
GB954372A (en) | A decimal-binary converter | |
US3310800A (en) | System for converting a decimal fraction of a degree to minutes | |
SU356642A1 (en) | BINARY CODE CONVERTER TO BINARY DECIMAL | |
SU304566A1 (en) | CRYOTRONIC TWO-TERM BINARY COUNTER | |
SU131973A1 (en) | Method for converting integers specified in binary number system into decimal numbers | |
SU393739A1 (en) | H & E | |
SU347755A1 (en) | DEVICE FOR ENTERING AND TRANSFORMING DIGITAL INFORMATION | |
SU1439745A1 (en) | Binary to binary-decimal code converter | |
SU577670A2 (en) | Voltage-to-binary number converter | |
SU520583A1 (en) | Binary to decimal converter | |
SU1564733A1 (en) | Device for revealing errors in parallel code | |
SU550633A1 (en) | Device for converting binary numbers to binary |