SU1698895A1 - Устройство дл регистрации информации - Google Patents

Abstract

Изобретение относитс  к информационно-измерительной технике, предназначено дл  цифровой регистрации однократных высокочастотных электрических сигналов и может быть использовано в информационно-измерительных системах и цифровых осциллографах . Изобретение позвол ет повысить точность регистрации высокочастотных сигналов и уменьшить объем требующейс  при этом пам ти путем осуществлени  квантовани  параллельным АЦП 3 приращени  (изменени ) входного сигнала относительно предыдущего отсчета и записи цифрового значени  этого приращени  в пам ть. Устройство содержит два буферных усилител  1 и 12, дифференциальный усилитель 2, параллельный АЦП 3. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 4. блок 14 пам ти, счетчик 13 адреса, два мультиплексора 5 и 7, арифметико-логический блок 6, два регистра 8 и 10 и блок 9 управлени . 2 ил. Ё

Description

U.

QS

О

со со

ю ел

Изобретение относитс  к информационно-измерительной технике, предназначено дл  цифровой регистрации однократных высокочастотных электрических сигналов и может быть использовано в информационно-измерительных системах и цифровых осциллографах .

Известно устройство дл  регистрации информации, содержащее буферный усилитель , аналого-цифровой преобразователь (АЦП), оперативное запоминающее устройство (ОЗУ), регистр, счетчик адреса и генератор тактовых импульсов.

Недостатками указанного регистратора  вл ютс  низка  точность регистрации, обусловленна  ограниченной разр дностью квантовани , особенно высокочастотных сигналов, и необходимый большой объем пам ти, пропорциональный разр дности .

Известен также регистратор , содержащий буферный усилитель, параллельный АЦП, оперативное запоминающее устройство , счетчик адреса, цифроаналоговый преобразователь (ЦАП).

Однако его точность регистрации (п- кратное повторение числа уровней квантовани ) ограничена разрешающей способностью компараторов и нелинейностью характеристики преобразовани  АЦП, а также большой динамической погрешностью преобразовани , обусловленной п- кратным повторением квантовани . Объем пам ти пропорционален числу разр дов и количеству повторений квантовани .

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  регистрации информации, содержащее буферный усилитель, параллельный АЦП, ОЗУ, ЦАП, генератор тактовых импульсов, счетчик адреса, компаратор кода, триггеры, перестраиваемый делитель частоты.

Недостатком известного устройства  вл ютс  низка  точность регистрации больших по амплитуде значений сигнала из-за посто  иного числа разр дов во всех автоматически переключаемых поддиапазонах .чувствительности и большой объем пам ти, обусловленный необходимостью запоминани  текущего поддиапазона.

Точность цифровых регистраторов определ етс  прежде всего числом разр дов ki, представл ющих мгновенное значение входного сигнала. В свою очередь, точность определ ет объем пам ти, необходимый дл  записи исследуемого сигнала, причем чем выше точность регистрации, тем больший объем пам ти требуетс .

С другой стороны, дл  регистрации высокочастотных сигналов необходимы скоростные АЦП, т.е. параллельные АЦП, Однако эти преобразователи характеризуютс  ограниченной (до 8-10) разр дностью.

Увеличение разр дности параллельных

АЦП ограничено числом параллельных компараторов (n 2k - 1), определ ющим входные параметры (входна  емкость, сопротивление) и потреблением мощности, а также сложностью дешифрации унитарного кода в двоичный, сопровождающейс  увеличением времени и увеличением потребл емой мощности.

Повышение точности регистрации высокочастотных сигналов в широком динамическом диапазоне и уменьшение объема требующейс  при этом пам ти может быть обеспечено путем квантовани  параллельным АЦП приращени  (изменени ) входного сигнала относительно предыдущего отсчета

и записи цифрового значени  этого приращени  в пам ть.

Цель изобретени  - повышение точности регистрации высокочастотных сигналов

и уменьшение используемого объема пам ти .

Поставленна  цель достигаетс  тем, что. в устройство дл  регистрации информации, содержащее буферный усилитель, вход которого  вл етс  входом устройства, АЦП, ЦАП, блок пам ти, к адресному входу которого подключен счетчик адреса, дополнительно введены дифференциальный усилитель, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ НЕ,

два мультиплексора, арифметико-логический блок, два регистра, блок управлени  и второй буферный усилитель, причем выходы первого и второго буферных усилителей подключены к входам дифференциального

усилител , выход которого подключен х информационному входу АЦП, выходом соединенного через элемент ИСКЛЮЧАЮЩЕЕ ИЛ И-НЕ, на управл ющий вход которого с выхода АЦП подключен старший разр д, с первым информационным входом первого мультиплексора и информационным входом блока пам ти, адресный вход которого соединен со счетчиком адреса, а выход подключен к второму информационному входу

первого мультиплексора, выход которого соединен с первым входом арифметико-логического блока, причем старший разр д с выхода мультиплексора подключен к управл ющему входу арифметико-логического

блока, выход которого подключен к первому информационному входу второго мультиплексора , второй вход которого подключен к выходу второго регистра, а выход мультиплексора соединен с входом первого регистра , выход которого  вл етс  выходом

устройства и подключен также к второму входу арифметико-логического блока, к входу второго регистра, к входу блока управлени  и входу ЦАП, выходом подключенного к входу второго буферного усилител , кроме того, первый выход блока управлени  подключен к входу установки счетчика адреса, выход которого соединен с вторым входом блока управлени , второй выход которого подключен к стробирующему входу АЦП, третий - к входу блока пам ти и первого мультиплексора, четвертый - к входу первого регистра,, п тый - к входу второго мульт- плексора, а шестой - к входу второго регистра.

Кроме того, блок управлени  содержит компаратор кода, три триггера, формирователь импульсов, генератор тактовых импульсов , перестраиваемый делитель частоты, инвертор, п ть логических элементов И, два логических элемента ИЛИ и пульт управлени , причем выход Уровень пульта управлени  подключен к первому входу компаратора кода, второй вход которого  вл етс  входом информации блока управлени , выход Пуск пульта управлени  подключен к входу формировател  импульсов , выход Частота подключен к перестра- иваемому делителю частоты, выход ЗП/СЧТ подключен к инвертору, первому, второму и третьему элементам И, а также  вл етс  третьим выходом блока управлени , выход формировател  импульсов подключен к входам установки второго и третьего триггера, выход генератора тактовых импульсов соединен с входом перестраиваемого делител  частоты, выход которого подключен к компаратору кода, третьему триггеру, первому, третьему и четвертому элементам И, выход компаратора кода подключен к входам первого триггера, второго .элемента И, выход которого  вл етс  шестым выходом блока управлени , входы сброса второго и первого триггеров объединены и  вл ютс  вторым входом блока уп- равльни , выход первого триггера соединен с входом первого элемента И, выход второго триггера подключен к первому и четвертому элементам И, пр мой выход третьего триггера подключен к одному входу п того элемента И, другой вход которого объединен с входом четвертого элемента И и подключен к выходу инвертора, выход п того элемента И подключен к входу первого элемента ИЛИ и  вл етс  п тым выходом блока управлени , выходы первого и четвертого элементов И подключены к входам второго элемента ИЛИ, выход которого  вл етс  первым выходом блока управлени , выход третьего элемента И подключен к входу первого элемента ИЛИ и  вл етс  вторым выходом блока управлени , а выход первого элемента ИЛИ  вл етс  четвертым выходом блока управлени .

На фиг. 1 представлена функциональна  схема устройства дл  регистрации информации; на фиг. 2 - структурна  схема блока управлени .

Устройство дл  регистрации информа0 ции содержит первый буферный усилитель 1, дифференциальный усилитель 2, АЦП 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 4, первый мультиплексор 5, арифметико-логический блок 6, второй мультиплексор 7,

5 первый регистр 8, блок 9 управлени , второй регистр 10, ЦАП 11, второй буферный усилитель 12, счетчик 13 адреса и блок пам ти - ОЗУ 14. Входом устройства  вл етс  вход буферного усилител  1. Выходы буфер0 ных усилителей 1 и 12 подключены к входам дифференциального усилител  2, выход которого подключен к информационному входу параллельного АЦП 3. Выход параллельного АЦП 3 через логический эле5 мент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 4, входом управлени  которого  вл етс  старший разр де выхода преобразовател  3, подключен к информационным входам мультиплексора 5 и ОЗУ 14. Адресный вход ОЗУ 14 соединен

0 со счетчиком 13 адреса, а выход подключен к второму информационному входу мультиплексора 5. Выход мультиплексора 5 соединен с первым информационным входом блока 6, к входу управлени  которого под5 ключей старший разр д с выхода мульти- . плексора 5. Выход блока 6 подключен к первому информационному входу мультиплексора 7, второй информационный вход которого соединен с выходом регистра 10, а

0 выход мультиплексора 7 подключен к входу регистра 8, выход которого подключен к информационным входам ЦАП 11, блока 9 управлени , второго регистра 10, второму. входу блока б и  вл етс  выходом устройст5 ва. Выход ЦАП 11 подключен к входу буферного усилител  12. Кроме того, второй вход блока 9 управлени  соединен с выходом счетчика 13 адреса. Первый выход блока 9 управлени  подключен к входу установки

0 счетчика 13 адреса, второй выход - к стробирующему входу параллельного АЦП 3, третий - к управл ющим входам мультиплексора 5 и ОЗУ 14, четвертый - к регистру 8, п тый - к мультиплексору 7, а шестой - к

5 регистру 10.

При этом блок управлени  содержит компаратор 15 кода, три триггера 16-18, формирователь 19 импульсов, генератор 20 тактовых импульсов, перестраиваемый делитель 21 частоты, инвертор 22, п ть логических элементов И 23-27, два логических элемента ИЛИ 28 и 29 1 и пульт 30 управлени . Выход Уровень пульта 30 управлени  подключен к первому входу компаратора 15 кода , второй вход которого  вл етс  входом информации блока 9 управлени . Выход Пуск пульта 9 управлени  подключен к входу формировател  19 импульсов, выход Частота подключен к перестраиваемому делителю 21 частоты, выход ЗП/СЧТ под-, ключей к инвертору 22, элементам И 23-25, а также  вл етс  третьим выходом блока 9 управлени . Выход формировател  19 импульсов подключен к входам установки триггеров 17 и 18. Выход генератора 20 тактовых импульсов соединен с входом перестраиваемого делител  21 частоты, выход которого подключен к компаратору 15 кода, триггеру 18, элементам И 23, 25 и 26. Выход компаратора 15 кода подключен к входам триггера 16, элемента И 24, выход которого  вл етс  шестым выходом блока 9 управлени . Входы сброса триггеров 16 и 17 объединены и  вл ютс  вторым входом блока 9 управлени . Выход триггера 16 соединен с входом элемента И 23 выход триггера 17 подключен к элементам И 23 и 26, пр мой выход триггера 18 подключен к одному входу элемента И 27, другой вход которого объединен с входом элемента И 26 и подключен к выходу инвертора 22. Выход элемента И 27 подключен к первому входу элемента И 29 и  вл етс  п тым выходом блока 9 управлени . Выходы элементов И 23 и 26 подклю- чены к входам элемента И 28, выход которого  вл етс  первым выходом блока 9 управлени . Выход элемента И 25 подключен к входу элемента ИЛИ 29 и  вл етс  вторым выходом блока 9 управлени , а выход элемента ИЛИ 29  вл етс  четвертым выходом блока 9 управлени .

Устройство работает следующим образом .

В регистраторе дл  представлени  входного сигнала Ux в последовательность мгновенных цифровых его значений UQI (отсчеты ) используетс  квантование приращени  (изменени ) входного сигнала относительно предыдущего отсчета. Входной сигнал Ux через буферный усилитель 1 поступает на один вход дифференциального усилител  2. Посредством буферного усилител  1 ограничиваетс  частотный спектр сигнала Ux. На второй вход дифференциального усилител  2 подаетс  компенсирующее значение напр жени  UKIS сформированное ЦАП 11 и буферным усилителем 12 от отсчета, полученного в предыдущем такте преобразовани . Разность Up входного

сигнала Ux и компенсирующего напр жени  UK выхода усилител  2 поступает на параллельный АЦП 3 и преобразуетс  в соответствующий код. Старший разр д этого кода

служит управл ющим сигналом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 4, посредством, которого код результата квантовани  (кроме старшего разр да) инвертируетс , если старший разр д равен О, и не инвертируетс .еслион равен Г, т.е. результат инвертируетс  при входном сигнале Ux меньше компенсирующего значени  UK и не инвертируетс  при Ux UK. Текущий отсчет фор- мируетс  в зависимости от старшего

разр да как добавление или вычитание полученного результата квантовани  к предыдущему значению отсчета, причем добавл етс  в случае, когда старший разр д равен Г, и вычитаетс  в случае 0й.

Слежение за сигналом Ux (суммирование - вычитание) осуществл етс  посредством арифметико-логического блока 6 и регистра 8. Текущее 1-е мгновенное значение UQI преобразуемого сигнала хранитс  в

регистре 8.

Работу регистратора можно разделить на два режима: режим регистрации информации (запись - ЗП) и режим считывани  накопленной информации (СЧТ). Эти режимы выбираютс  переключателем ЗП/СЧТ на пульте 30 управлени , например переключателем с фиксацией типа П2К.

Перед регистрацией и считыванием устанавливаютс  параметры соответствующего режима: частота преобразовани  и уровень пуска дл  режима регистрации и частота считывани  дл  режима считывани . При этом уровень пуска устанавливаетс  кодовым переключателем Уровень на

пульте 30 управлени , а частота преобразовани  или считывани  - кодовым переключателем Частота на пульте 30 управлени . Могут быть использованы кодовые переключатели , например, типа ПП10-ХВ.

в режиме регистрации выбранна  частота преобразовани , задаваема  генератором 20 тактовых импульсов и формируема  перестраиваемым делителем 21 частоты, поступает через логический элемент И 25 на

параллельный АЦП 3 и далее через логический элемент ИЛИ 29 на регистр 8, осуществл   представление входного сигнала в последовательность отсчетов UQI. Перестраиваемый делитель 21 частоты может

быть реализован, например, на микросхемах К155ИЕ8. Полученные отсчеты UQI поступают в блок 9 управлени  и в регистр 10. При нажатии на пульте 30 управлени  кнопки Пуск формирователь 19 импульсов

вырабатывает один импульс, который устанавливает в единичное состо ние триггеры 17 и 18, После превышени  входным сигналом выбранного уровн  пуска компаратор 15 кода вырабатывает импульс, устанавливающий в единичное состо ние триггер 16, записывающий через логический элемент И 24 значение текущего отсчет Ucmr на регистре 10.

Состо ние триггеров 16 и 17 обеспечивает прохождение импульсов частоты преобразовани  через логический элемент И 23 и далее через логический элемент ИЛИ 28 к счетчику 13 адреса, устанавлива  адрес ОЗУ 14. Начинаетс  регистраци  (запись) приращений со знаком, определ емым старшим разр дом в ОЗУ 14, после заполнени  которого счетчик 13 адреса вырабатывает сигнал конца. Этот сигнал сбрасывает триггеры 16и 17 и запрещает прохождение импульсов к сметчику 13 адреса. Регистраци  информации прекращаетс . При этом во врем  регистрации в ОЗУ 14 накапливаетс  информаци  только об изменении входного сигнала относительно предыдущего отсчета, а не полностью о всем отсчете UQ, начальныйотсчета UQH запоминаетс  в регистре 10.

В качестве кнопки Пуск может быть использована, например, кнопка типа КМД1-1.

При считывании накопленной информации после нажати  кнопки Пуск на пульте 30 управлени  формирователь 19.формиру- ет импульс, под воздействием которого в единичное состо ние устанавливаютс  триггеры 17 и 18. В первом такте частоты считывани  (задаетс  триггером 18) через логический элемент И 27 посредством мультиплексора 7 в регистр 8 переписываетс  из регистра 10 предыдущий отсчет начала регистрации UQH. Начина  с второго такта частоты считывани , импульсы выбранной частоты через логический элемент И 26,ло- гический элемент ИЛИ 28 поступают на счетчик 13 адреса, посредством которого формируетс  адрес ОЗУ 14, с которого считываетс  последовательность значений записанного в ОЗУ 14 сигнала. Каждый считываемый отсчет через мультиплексор 5 поступает к арифметико-логическому блоку 6, посредством которого в зависимости от старшего разр да суммируетс  или вычитаетс  из предыдущего отсчета, хран щегос  в регистре 8. По окончании считывани  счетчик 13 адреса вырабатывает импульс конца, который сбрасывает триггер 17, прекраща  считывание.

Введение новых блоков и св зей увеличивает точность регистрации высокочастотных сигналов, при этом уменьшаетс  объем хранимой информации, что обеспечиваетс 

за счет того, что параллельным АЦП квантуетс  только изменение входного сигнала относительно предыдущего его отсчета и значение этого изменени  записываетс  в пам ть. Предлагаемый подход цифровой ре0 гистрации используетс  в цифровых осциллографах и информационно-измерительных системах при исследовании быстропротека- ющих необратимых процессов.

Предлагаема  структура реализована в

5 регистрирующем системном модуле-макете АЦП-14 М и модуле ОЗУ-64 с разр дностью отсчета 14 бит, разр дностью значени  приращени  8 бит, частотой квантовани  приращени  1 МГц и объемом пам ти 65 536

0 дев тиразр дных (8 бит и знак приращени ) отсчетов. В качестве параллельного АЦП использованы две микросхемы К1107ПВ2 дл  квантовани  положительного и отрицательного приращени  соответственно.

Claims (1)

1. 5 Формула изобретени 

   Устройство дл  регистрации информации , содержащее первый буферный усилитель , аналого-цифровой и цифроаналоговый преобразователи, блок пам ти, блок управ0 лени , счетчик адреса, первый мультиплексор , первый выход блока управлени  соединен со счетным входом счетчика адреса , информационные выходы которого соединены с адресными входами блока пам ти,

   5 третий выход блока управлени  соединен с входом записи-чтени  блока пам ти, отличающеес  тем, что, с целью повышени  точности регистрации высокочастотных сигналов и уменьшени  используемого объема

   0 пам ти, в устройство введены второй буферный и дифференциальный усилители, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, второй мультиплексор, арифметико-логический. блок, первый и второй регистры, вход пер5 вого буферного усилител   вл етс  входом устройства, выходы первого и второго буферных усилителей соединены с входами дифференциального усилител , выход которого соединен с информационным входом

   0 аналого-цифрового преобразовател , выходы группы которого соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ- НЕ, вторые входы которых соединены с выходом аналого-цифрового преобразова5 тел , выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и аналого-цифрового преобразовател  соединены с информационными входами блока пам ти и первой группы первого мультиплексора, информационные входы второй группы которого соединены с выходами блока пам ти, выходы первого мультиплексора соединены с информационными входами первой группы арифметико-логического блока, один из выходов первого мультиплексора соединен с управл ющим входом арифметико-логического блока, информационные входы второй группы которого , второго регистра, блока управлени  и цифроаналогового преобразовател  соединены с выходами первого регистра и  вл ютс  выходами устройства, выход переполнени  счетчика адреса соединен с входом сброса блока управлени , второй выход которого соединен со стробирующим входом аналого-цифрового преобразовател ,

   третий выход - с управл ющим входом первого мультиплексора, четвертый выход - с управл ющим входом первого регистра, п тый выход-с управл ющим входом второго

   мультиплексора, шестой выход - с управл ющим входом второго регистра, выходы которого соединены с информационными входами первой группы второго мультиплексора , информационные входы второй

   группы которого соединены с выходами арифметико-логического устройства, выходы второго мультиплексора - fc информационными входами первого регистра, выход цифроаналогового преобразовател  - с входом второго буферного усилител .

   „ /Гуси„ час/потсГ

   30