SU1698876A1 - Устройство дл программного управлени трехфазным шаговым двигателем - Google Patents

Устройство дл программного управлени трехфазным шаговым двигателем Download PDF

Info

Publication number
SU1698876A1
SU1698876A1 SU894799536A SU4799536A SU1698876A1 SU 1698876 A1 SU1698876 A1 SU 1698876A1 SU 894799536 A SU894799536 A SU 894799536A SU 4799536 A SU4799536 A SU 4799536A SU 1698876 A1 SU1698876 A1 SU 1698876A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
bus
multiplexers
information
Prior art date
Application number
SU894799536A
Other languages
English (en)
Inventor
Виталий Владимирович Нижников
Валерий Дмитриевич Телегин
Игорь Никитович Рудой
Вадий Иванович Лакизо
Original Assignee
Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им.В.И.Ленина filed Critical Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им.В.И.Ленина
Priority to SU894799536A priority Critical patent/SU1698876A1/ru
Application granted granted Critical
Publication of SU1698876A1 publication Critical patent/SU1698876A1/ru

Links

Landscapes

  • Control Of Stepping Motors (AREA)

Abstract

Изобретение относитс  к автоматике и может быть использовано дл  многопрограммного управлени  шаго/ вым электроприводом на базе трехфазных двигателей. Целью изобретени   вл етс  повышение надежности путем исключени  избыточных состо ний и помеховых сигналов ча выходе устройства . В устройство дополнительно введены второй инвертор 7, элемент И-НЕ 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10. и одновиСратор 15 с новой совокупностью св зей, что позвол ет исклю-, чить адресную избыточность и тем самым устранить помеховые сигналы на выходах мультиплексоров 11-13 при одновременном исключении причин возможных сбойных ситуаций, так как при любом состо нии реверсивного двоичного счетчика И с модулем счета 8 на адресные входы мультиплексоров подаетс  только штатна  кодова  комбинаци . 1 табл., 2 ил. с. S (Л с О со 00 оо ч| о

Description

0М. /
Изобретение относитс  к автоматике и может быть использовано дл  многопрограммного управлени  шаговым электроприводом на базе трехфазного двигател .
Известно устройство дл  управлени  трехфазным шаговым двигателем, содержащее группу из трех мультиплексоров , адресные входы которых подключены к выходам соответствующих разр дов счетчика импульсов,- вход дл  задани  направлени  счета и счетный вход которого соединены с шиной реверса и тактовой шиной соответственно , а выходы разр дов св заны с выходами элемента И-НЕ,
Недостатком данного устройства  вл етс  низка  надежность. Дешифраци  посредством элемента И-НЕ только одного состо ни  (11) счетчика импульсов может привести к тому , что при случайном сбое счетчика и установке его, к примеру, в состо ние 12 соответствующий адресный код обусловит выборку и по вление нештатных кодовых комбинаций на выходах мультиплексоров, что может стать причиной аварийной ситуации, усугубл ющейс  при подаче следующих тактовых импульсов и переходе счетчика в состо ние 13, 11, 15 в случае пр мого счета. Аналогична  ситуаци  может иметь место и в режиме обратного счета.
Наиболее близким по достигаемому результату и технической сущности к предлагаемому устройству  вл етс  устройство дл  программного управлени  трехфазным шаговым двигателем, содержащее тактовую шину, шины реверса , управлени  режимом и выбора тактности коммутации, элемент ИЛИ, первый инвертор, элемент И, реверсиный двоичный счетчик, первый, второ и третий мультиплексоры, выходы которых  вл ютс  выходами устройства, первый информационный вход первого мультиплексора объединен с вторым информационным входом второго мультиплексора , третьим информационным входом третьего мультиплексора и подключен к шине управлени  режимом второй, третий и первый информационные входы соответственно первого, второго и третьего мультиплексоров св заны с общей шиной, третий, первый и второй информационные входы соответственно первого, второго и
0
5
0
5
третьего мультиплексоров подключены к выходу элемента ИЛИ, первый вход которого св зан с шиной выбора тактности коммутации, второй вход соединен с выходом первого разр да реверсивного двоичного счетчика,- выход второго разр да которого подключен к первому входу элемента И, счетный вход и вход дл  задани  направлени  счета соединены с тактовой шиной и шиной реверса соответственно, а выход третьего разр да подключен к старшим адресным входам мультиплек- соров младшие адресные входы которых объединены.
Недостатком известного устройства  вл етс  низка  надежность при управлении трехфазным шаговым двигателем и работе счетчика в режиме пересчета на 6. Запись нул  либо числа 5 в счетчик выполн етс  по просечке, поступающей на вход разрешени  параллельной записи в том случае, когда на выходах второго и третьего разр дов счетчика по вл ютс  единичные потенциалы, что соответствует коду числа 6 (или 7). Явл  сь нештатным в случае управлени  трехфазным шаговым двигателем и поступа  на адресные входы мультиплексоров, этот код обуславливает по вление помеховых сигналов на выходах устройства. Особо усугубитьс  адресна  избыточность 5 может, к примеру, при обрыве линии записи информации в счетчик либо при подаче нулевого потенциала на шину в случае управлени  трехфазным шаговым двигателем.
Целью изобретени   вл етс  повышение надежности путем исключени  избыточных состо ний и помеховых сигналов на выходе устройства.
Поставленна  цель достигаетс  тем, что в устройство дл  программного управлени  трехфазным шаговым двигателем , содержащее тактовую шину, шины реверса, управлени  режимом и выбора тактности коммутации, элемент ИЛИ, первый инвертор, элемент И, реверсивный двоичный счетчик, первый, второй и третий мультиплексоры,выходы которых  вл ютс  выходами устройства , первый информационный вход первого мультиплексора объединен с вторым информационным входом второго мультиплексора , третьим информационным входом третьего мультиплексора и подключен к шине управлени  режи0
0
5
0
5
5
мом, второй, третий и первый информационные входы соответственно первого, второго и третьего мультиплексоров св заны с общей шиной, тртий , первый и второй информационные входы соответственно первого, второ и третьего мультиплексоров подключены к выходу элемента ИЛИ, первый вход которого св зан с шиной выбора тактности коммутации, второй вход соединен с выходом первого разр да реверсивного двоичного счетчика, вы хол второго разр ца которого подключен к первому входу элемента И учетный вход и вход дл  задани  направлени  счета соединены с тактовой шиной и шиной реверса соответственно, а выход третьего разр да подключен к старшим адресным входам мультиплексоров , младшие адресные входы которых объединены, дополнительно введены второй инвертор, элемент И-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и од- новибратор, вход которого соединен с выходом элемента И-НЕ , выход подключен к входу разрешени  параллельной записи реверсивного двоичного счетчика, первый и второй информационные входы которого Подключены к шине реверса и объединены с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий информационный вход св зан с шиной высокого потенциала, счетный вход через первый инвертор соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого разр да реверсивного двоичного счетчика, выход третьего разр д которого св зан с третьим входом элемента И-НЕ и входом второго инвертора , выход которого подключен к второму входу элемента И, св занного S. своим выходом с младшим адресным входом первого мультиплексора.
При введении второго инвертора, элементов И-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ и одновибратора с указанной новой совокупностью св зей с остальными элементами устройства вышеуказанные элементы про вл ют в своем взаимодействии новые свойства, обеспечивающие более высокую надежность. В устрой-, стве исключена присуща  известному решению адресна  избыточность, что позволило не только устранить помехо вые сигналы на выходах устройства, н
0
5
0
5
и предотвратить причины возникновени  сбойных ситуаций, так как при лю-- бом возможном состо нии реверсивного двоичного счетчика с модулем счета 3 на адресные входы мультиплексоров поцаетс  только штатна  кодова  комбинаци  ,
На фиг.1 представлена функциональна  схема устройства дл  программного управлени  трехфазным шаговым двигателем , на фиг.2 - временные диа-, t граммы его работы.
Устройство содержит тактовую шину 1, шины 2, 3 и А соответственно реверса , управлени  режимом и выбора тактности коммутации, элемент ИЛИ 5 первый 6 и второй 7 инверторы, элементы И-НЕ 8, И 9, ИСКЛЮЧАЮЩЕЕ ИЛИ 10, первый 11, второй 12 и третий 13 мультиплексоры, реверсивный двоич- ный счетчик И и одновибратор 15, вход которого подключен к выходу элемента И-НЕ 8, выход св зан с входом разрешени  параллельной записи реверсивного двоичного счетчика И, первый и второй информационные входы и вход дл  задани  направлени  счета которого объединены с первым входом 0 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и подключены к шине 2 реверса , третий информационный вход св зан с шиной высокого потенциала, счетный вход под-с ключей к тактовой шине 1 и через первый инвертор 6 соединен с первым входом элемента И-НЕ 8, второй вход которого св зан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, второй вход которого подключен к выходу первого разр да реверсивного двоичного счетчика 1, выход второго разр да которого соединен с первым входом элемента И 9, выход которого подключен к младшим адресным входам (А) первого 11, второго 12 и третьего 13 мультиплексоров, второй вход соединен с выходом второго инвертора 7, вход которого св зан с третьим входом элемента И-НЕ 3, подключен к вы- о ходу третьего разр да реверсивного , двоичного счетчика I1 и объединен со старшими адресными входами (В) первого 1 1 , второго 12 и третьего 13 мультиплексоров , выходы которых  вл ютс  выходами устройства, первый информационный вход первого мультиплексора 11 объединен с вторым информационным входом второго мультиплексора 12, третьим информационным входом третье5
0
5
го мультиплексора 13 и подключен к шине 3 управлени  режимом, второй вход первого мультиплексора 11 св за с общей шиной и объединен с третьим и первым информационными входами соответственно второго 12 и третьего 13 мультиплексоров, третий информационный вход первого мультиплексора 11 объединен с первым и вторым инфор мационными входами соответственно второго 12 и третьего 13 мультиплексоров и подключен к выходу элемента ИЛИ 5, первый вход которого св зан с шиной 4 выбора тактности коммутации , а второй вход соединен с выходом первого разр да реверсивного двоичного счетчика 14.
Устройство дл  программного управлени  трехфазным шаговым двигателем работает следующим образом.
При подготовке устройства к работе реверсивный двоичный счетчик 14, обеспечивающий пересчет на 8, обну- л етс  (цели обнулени  стандартны и на чертеже не представлены), а к входным шинам 2, 3-й 4 реверса, управлени  режимом и выбора тактности коммутации в зависимости от требуемого режима коммутации и направлени  движени  прикладываютс  уровни потенциальных сигналов в соответствии с нижеприведенной таблицей. При подаче сигнала высокого уровн  на шину 2 реверса реверсивный двоичный счетчик 14 работает в режиме пр мого счета, суммиру  поступающие на его счетный вход тактовые импульсы с шины 1 и формиру  на своих разр дных выходах двоичное число, увеличивающеес  на единицу с каждым тактовым импульсом. Сигнал с выхода первого разр да реверсивного двоичного счетчика 14 поступает на второ вход элемента ИЛИ 5 и либо участвует в процессе потактного переключени  уровней потенциалов на определенных информационных входах мультиплексоров 11-13 (при низком уров- не сигнала на шине 4 и несимметричном шеститактном режиме коммутации) либо исключаетс  из этого процесса при подаче сигнала высокого уровн  на первый вход элемента ИЛИ 5 с шины 4 и тем самым поддержании посто-  нного единичного потенциала на вых де элемента ИЛИ 5 при симметричных трехтактных режимах коммутации.
0
5
0
5
0
5
0
5
Одновременно сигнал с выхода первого разр да счетчика 14 проходит и на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, обуславлива  в случае пр мого счета по вление сигнала высокого уровн  на выходе этого элемента после поступлени  каждого четного тактового импульса на счетный вход счетчика 14, либо каждого нечетного тактового импульса в режиме обратного счета. Адресный код, поступающий на младшие (А) и старшие (В) адресные входы мультиплексоров 11-13 -и обеспечивающий поочередную выборку информационных входов мультиплексоров (т.е. определенных кодовых комбинаций в соответствии с вышеприведенной таблицей ) , формируетс  из сигналов, снимаемых с выхода элемента И 9 и выхода третьего разр да реверсивного двоичного счетчика 14, причем на первый вход элемента И 9 подаетс  сигнал с выхода второго разр да счетчика 14, в то врем  как на второй вход элемента И 9 поступает инвертированный с помощью элемента 7 сигнал с выхода третьего разр да счетчика 14. При подаче п того тактового импульса адресный код не мен етс  при полном отсутствии просечек по адресным входам мультиплексоров 11-13 а после прохождени  четвертого тактового импульса и по влени  сигнала высокого уровн  на выходе третьего разр да счетчика 14 элемент И 9 блокируетс  сигналом низкого уровн  с выхода второго инвертора 7.
С выхода первого инвертора 6 п тый тактовый импульс проходит через открытый элемент И-НЕ, на втором и третьем входах которого после подачи четвертого тактового импульса поддерживаютс  разрешающие сигналы высокого уровн . Своим окончанием, т.е. переходным из 0 в 1, п тый тактовый импульс запускает одновибра- тор 15, на выходе которого формируетс  отрицательный импульс, поступаю- щий на вход разрешени  параллельной записи счетчика 14 и записывающий в этот счетчик- число 7 при пр мом счете (после кратковременного пребывани  счетчика в состо нии 5). Следующим , т.е. шестым, тактовым им-, пульсом счетчик 14 обнул етс  и вышеизложенный процесс повтор етс  при отсутствии каких-либо просечек по
адресным входам мультиплексоров -i 11-13.
При изменении направлени  движени  путем подачи сигнала низкого уровн  на шину 2 реверса счетчик И начинает работать в режиме обратного счета, уменьша  свое содержимое на единицу.с каждым тактовым импульсом . После достижени  нулевого состо ни  счетчик И по следующему тактовому импульсу перейдет в состо ние 7, при котором на всех его раз-- р дах выходах будут присутствовать сигналы высокого уровн , и очередной проинвертированный тактовый импульс пройдет через открытый элемент И-НЕ на вход одновибратора 15, обусловив своим окончанием запуск одно- вибратора.
В счетчик 14 при этом после кратковременной установки в состо ние 6 запишетс  число k, не измен ющее кодовую комбинацию (Ю) на адресных входах мультиплексоров. При подаче следующих тактовых импульсов происходит дальнейшее корректное изменение адресного кода и тем самым считывание информационных входов мультиплексоров 11-О в обратной последовательности , обеспечивающее вращение ротора шагового двигател  в противоположном направлении.
При случайном сбое счетчика И и установке его, к примеру, в состо ние 6 при пр мом либо 5 при обратном счете адресный код, снимаемый с выхода элемента И 9 и выхода третьего разр да счетчика И, продолжает оставатьс  штатным, не вызыва  по влени  избыточных состо ний по выходам устройства и исключа  тем самы возможные у известного устройства сбойные ситуации. Кодовые комбинации на выходах мультиплексоров останутс  штатными даже в случае обрыва цепи разрешени  параллельной записи счетчика k, когда обнуление последнего будет происходить по каждому восьмому тактовому импульсу.
Таким образом, изобретение обладает , в сравнении с известным более высокой надежностью за счет исключени  нештатных адресных кодовых комбинаций , которые не только привод т к по влению помеховых сигналов на выходах устройства, но и в р де случаев могут обусловить сбойную либо аварийную ситуацию.
3876 10
Устройство может быть реализовано на широко распространенных микросхемах серии К155, при этом в качестве реверсивного двоичного счетчика можно использовать счетчик К155 ИЕ7 с соответствующей организацией счетного входа, первый и второй инверторы , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, эле- Ю менты И-НЕ и И реализуютс  на двух микросхемах К15 ЛП5 и К155 ЛА4, в качестве одновибратора используетс  1/2 микросхемы К155 АГЗ.
15Фо-рмула изобретени 
0
5
0
5
Устройство дл  программного управлени  трехфазным шаговым двигателем , содержащее тактовую шину, шины реверса, управлени  режимом и выбора тактности коммутации, элемент ИЛИ, первый инвертор, элемент И, реверсивный двоичный счетчик, первый, второй и третий мультиплексоры , выходы которых  вл ютс  выходам ,-, устройства, первый информационный вход первого мультиплексора объединен с вторым информационным входом второго мультиплексора, третьим информационным входом третьего мультиплексора и подключен к шине управлени  режимом, второй, третий и первый информационные входы соответственно первого, второго и третьего мультиплексоров св з-ны с общей шиной , третий, первый и второй информационные входы соответственно первого , второго и третьего мультиплексоров подключены к выходу элемента ИЛИ, первый вход которого св зан с шиной выбора тактности коммутации, второй вход соединен с выходом первого разр да реверсивного двоичного счетчика, выход второго разр да которого подключен к первому входу элемента И, счетный вход и вход дл  задани  направлени  счета соединены с тактовой шиной и шиной реверса соответственно , а выход третьего разр да подключен к старшим адресным входам мультиплексоров, младшие адресные входы которых объединены, отличающеес  тем, что, с целью повышени  надежности путем исключени  избыточных состо ний и помеховых сигналов на выходе устройства , введены второй инвертор, элемент И-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и одновибратор, вход которого
0
5
0
5
соединен с выходом элемента И-НЕ, выход подключен к входу разрешени  параллельной записи реверсивного двоичного счетчика, первый и второй информационные входы которого подключены к шине реверса и объединены с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий информационный вход св зан с шиной высокого потенциала , счетный вход через первый инвертор соединен с первым входом элемента И-HEj второй вход которого
подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого разр да реверсивного двоичного счетчика, выход третьего разр да которого св зан с третьим входом элемента И-НЕ и входом второго инвертора, выход которого подключен к второму входу элемента И, св занного выходом с младшим адресным входом первого мультиплексора .
Or
То же
0-7 1
То же
О
1
То же
0-7
То же
о ж е
о же
Трехтактна  коммутаци  (пр мой ход) 2-3-1-2.,, ,
Трехтактна  коммутаци  (пр мой ход) 12-23-31-12...
Шеститактна  коммутаци  (обратный ход) 1-13-3-32-2-21-1 ...
же
же
Трехтактна  коммутаци  (обратный ход) 2-1-3-2...
Трехтактна  коммутаци  (обратный ход) 21-1 3-32-21...
Tf
гг тз rv
1W)
fff/f)
2f(W-Z) 22(Pf-V} 25(fffJ
24(9) L
25(8) 26(15)
ТУ rs 77
fat. Z

Claims (1)

  1. Устройство для программного управления трехфазным шаговым двигателем, содержащее тактовую шину, шины реверса, управления режимом и выбора тактности коммутации, элемент ИЛИ, первый инвертор, элемент И, реверсивный двоичный счетчик, первый, второй и третий мультиплексоры, выходы которых являются выходами устройства, первый информационный вход первого мультиплексора' объединен с' вторым информационным входом второго мультиплексора, третьим информационным входом третьего мультиплексора и подключен к шине управления режимом, второй, третий и первый информационные входы соответственно первого, второго и третьего мультиплексоров связаны с общей шиной, третий, первый и второй информационные входы соответственно первого, второго и третьего мультиплексоров подключены к выходу элемента ИЛИ, первый вход которого связан с шиной выбора тактности коммутации, второй вход соединен с выходом первого разряда реверсивного двоичного счетчика, выход второго разряда которого подключен к первому входу элемента И, счетный вход и вход для задания направления счета соединены с тактовой шиной и шиной реверса соответственно, а выход третьего разряда подключен к старшим адресным входам мультиплексоров, младшие адресные входы которых объединены, о тличающееся тем, что, с целью повышения надежности путем исключения избыточных состояний и помеховых сигналов на выходе устройства, введены второй инвертор, элемент И-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и одновибратор, вход которого и 1698876 соединен с выходом элемента И-НЕ, вы ход подключен к входу разрешения па· раллельной записи реверсивного двоичного счетчика, первый и второй информационные входы которого подключены к шине реверса и объединены с первым входом элемента ИСКЛЮ|ЧАЮЩЕЕ ИЛИ, третий информационный вход связан с шиной высокого потенциала, счетный вход через первый инвертор соединен с первым входом элемента И-НЕ/ второй вход которого подключен к выходу элемента ИСКЛЮЧАЮ ЩЕЕ ИЛИ, второй вход которого соединен с выходом первого разряда реверсивного двоичного счетчика, выход третьего разряда которого связан с третьим входом элемента И-НЕ и входом второго инвертора, выход которого подключен к второму входу элемента И, связанного выходом с младшим адресным входом первого мультиплексора.
    •Такт Входные ши ны Выходы счетчика 14· Адресный КОД Режим работы ШД h 1 4 3 .11.. 4 2 „11..... в I А . 0 0 1 1 0 0 0 0 0 Шеститактная 1 0 0 1 0 0 коммутация 2 0 1 0 0 1 (прямой ход) 3 0 1 1 0 1 1-12-2-23-3“' l· * 1 0 0 1 0 -31-1... г 5 1 0/1. 1 1 0 : 6 0 0 0 0 0 7 0 0 1 0 0
    °т7 1 0 1 То же То же Трехтактная коммутация (прямой ход) 2-3-1-2... 0-7 1 1 1 То же То же Трехтактная коммутация (прямой ход) 12-23-31-12... 0 0 1 0 0 0 0 0 0 Шеститактная ком- 1. 1 1 1 1 1 0 мутация (обрат- 2 1 1/0 0 1 0 ный ход) 3 0 1 1 1 1-13-3-32-2- 4 • 0 1 0 0 1 -21-1... 5 0 0 1 0 0 6 0 0 0 0 0 7 1 1 1 1 0
    0-7 1 0 0 То же То же л Трехтактная коммутация (обратный ход) 2-1-3-2... . 0-7 1 1 0 То же То же Трехтактная ком-
SU894799536A 1989-12-08 1989-12-08 Устройство дл программного управлени трехфазным шаговым двигателем SU1698876A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894799536A SU1698876A1 (ru) 1989-12-08 1989-12-08 Устройство дл программного управлени трехфазным шаговым двигателем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894799536A SU1698876A1 (ru) 1989-12-08 1989-12-08 Устройство дл программного управлени трехфазным шаговым двигателем

Publications (1)

Publication Number Publication Date
SU1698876A1 true SU1698876A1 (ru) 1991-12-15

Family

ID=21500524

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894799536A SU1698876A1 (ru) 1989-12-08 1989-12-08 Устройство дл программного управлени трехфазным шаговым двигателем

Country Status (1)

Country Link
SU (1) SU1698876A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2387977A (en) * 2002-04-17 2003-10-29 Abb Offshore Systems Ltd Control of power supply to motors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № ,-кл. G 05 в 19/02, 1987. Авторское свидетельство СССР № 1352463, кл. G 05 В 19/40, 1986. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2387977A (en) * 2002-04-17 2003-10-29 Abb Offshore Systems Ltd Control of power supply to motors
GB2387977B (en) * 2002-04-17 2005-04-13 Abb Offshore Systems Ltd Control of hydrocarbon wells
US7000693B2 (en) 2002-04-17 2006-02-21 Vetco Gray Controls Limited Control of hydrocarbon wells

Similar Documents

Publication Publication Date Title
EP0295001B1 (en) Cmos integrated circuit fan-in logic tree layout arrangement
SU1698876A1 (ru) Устройство дл программного управлени трехфазным шаговым двигателем
KR100214195B1 (ko) 필드 프로그램가능 게이트 어레이 및 그 방법
US4775810A (en) Parity check logic circuit
EP0380092B1 (en) Priority order judging device
EP0505652B1 (en) Memory system with adaptable redundancy
US5381551A (en) Semiconductor integrated circuit including an arbitrate circuit for giving priority to a plurality of request signals
JPS6262500A (ja) 集積半導体メモリ
US4803649A (en) Modulo-2-adder for the logic-linking of three input signals
KR0185407B1 (ko) 기록 승인 회로
US20030122693A1 (en) Binary encoding circuit
JPH038126B2 (ru)
US4525851A (en) Frequency generator circuit
SU858107A1 (ru) Регистр сдвига
EP0397093B1 (en) Broadband space switch using path sensitizing
SU1285480A1 (ru) Устройство дл контрол информации по модулю
JP2612832B2 (ja) デコーダ回路
Bleickardt Multimoding and its suppression in twisted ring counters
SU1377917A1 (ru) Оперативное запоминающее устройство с коррекцией ошибок
SU1383367A1 (ru) Устройство дл контрол схем сравнени
SU1182577A1 (ru) Запоминающее устройство
SU1022277A1 (ru) Устройство дл определени направлени вращени вентильного электродвигател
SU1262722A1 (ru) Многопороговый логический элемент
SU1254585A1 (ru) Коммутатор
JP2913713B2 (ja) デコーダ回路