SU1309033A1 - Однородна коммутирующа сеть - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, позвол ет повысить веро тность безотказной работы однородной вычислительной структуры. Дл  этого однородна  коммутирующа  сеть содержит 2 К элементов И, 2 К элементов ИЛИ и матрицу коммутирующих  чеек размером К строк и М ctoлбцoв (М - максимально допустимое количество неисправных процессорных элементов; среди любых подр д пронумерованных А процессорных элементов, К - коли- чество процессорных элементов, образующих вычислительную структуру). Коммутирующа  сеть, отключа  неисправные процессорные элементы, сохран ет между исправными регул рную структуру элек тронных св зей, 1 з.п. 4)-лы. 5 ил. со о ;о о со 00

Description

Изобретение относитс  к вычислиельной технике и может быть испольовано при построении вычислительных труктур и сред, которые объедин ют себе множество процессорных элеменов и должны перестраиватьс , если среди процессорных элементов оказываютс  неисправные.

Целью изобретени   вл етс  повьппе- ние надежности.

На фиг, 1 представлена структурна  схема однородной коммутирующей сети дл  блочного варианта реализации; на фиг. 2 - функциональна  схема однородной коммутирующей сети; на фиг. 3 - функциональна  схема коммутирующей  чейки; на фиг. 4 и 5 - схемы информационных потоков между коммутируемыми процессорными элементами через коммутирующую сеть, если перечеркнутые процессорные элементы счи- тать неисправными.

Коммутирующа  сеть (фиг. 1) дл  однородной вычислительной структуры (среды) содержит Н коммутирующих блоков 1 (Н - количество периодов в требуемом наборе регул рных однонаправленных св зей среди К пронумерованных коммутируемых процессорных элементов)

Коммутирующий блок 1 (фиг.2) со- держит первую группу из элементов И 2 первую группу из К элементов ИЛИ 3, вторую группу из К элементов ИЛИ 3, вторую группу из К элементов ИДИ 5 и матрицу коммутационных  чеек 6 размером К строк и М столбцов (М - максимально допустимое количество неисправных процессорных элементов среди любых подр д пронумерованных А процессорных |элементов) . Кажда   чейка 6 (фиг. 3) содержит элементы И 7-9, элементы ИЛИ-НЕ 10-12, элемент ИЛИ 13 и элемент НЕ 14. Нумераци  входов и выходов коммутирующей сети (коммутирующих блоков): 15 и 16 - входы дл  подключени  соответственно первого и вто- рого управл ющих входов процессорных элементов, 17 - входы дл  подключени  информационных выходов процессорных элементов, 18 - выходы дл  подключени  информационных входов процессорных элементов, 19 - выход состо ни  коммутирующей сети, 20 - выход состо ни  коммутирующего блока 21 - вход коммутирующего блока.

Дополнительный вариант предлагаемой коммутирующей сети отличаетс  от основного тем, что каждый коммутирую

5

0

5

0

5

0

5

0

5

щий блок путем дополнительных соединений преобразован к замкнутой кольцевой структуре, соответствуннцей данному коммутирующему блоку. На чертежах эти соединени  не показаны, так как они стро тс  аналогично соединени м между Е-й и (Е-|-1)-й строками  чеек 6 и соответствующими им элементами И 2, .ИЛИ 3 и И 4.

Третьи входы элементов ИЛИ 13 коммутирующих  чеек 6 первого столбца в формуле изобретени  не упоминаютс , но их наличие возможно в практической реализации, когда коммутирующие  чейки делаютс  в виде унифицированных микросхем. Эти избыточные входы, как показано на фиг. 2, должны обнулены .

Мезкду коммутируемыми процессорными элементами (фиг. 2 и 3) дл  удобства воспри ти  организуетс  одно- канальна  передача информации. Известны и более сложные варианты с многоканальной передачей информации. Дл  повышени  канальности св зей достаточно увеличить количество входных элементов И 2, выходных элементов ИЛИ 3 (фиг. 2), элементов И 7-9, ИЛИ 13 (фиг, 3), а также соответствующих этим элементам соединений между собой и с другими элементами. |

Однородна  вычислительна  структура (среда) синтезируетс  с помощью предлагаемой коммутирующей сети следующим образом.

Если информационный выход Е-го процессорного элемента подключить к (E-fH) -му входу 17, а Е-й выход 18 подключить к информа1шонному входу Е-го процессорного элемента, установить уровень 1 на каждом из управл ющих входов 15 и обнулить управл ющие входы 16 коммутирующей сети, то  чейки 6, работа  в режиме передачи информации в горизонтальном направлении (вентили И 8 открыты, вентили И 7, 9 закрыты)J сформируют между процессорными элементами структуру электронных св зей в виде регул рного, ориентированного графа.

Предлагаема  коммутирующа  сеть решает задачу сохранени  регул рной структуры электронных св зей между оставшимис  исправными процессорными -элементами. Такую перестройку электронных св зей предлагаема  коммутирующа  сеть производит следующим образом .

3130

Б каждой  чейке 6 элемент ИЛИ 13 принимает информацию с любого из трех на:правлений: горизонтального, вертикального и леводиагонального. Эта информаци  передаетс дальше в одном из этих трех направлений через вентили И 7-9. Управление этими вентил ми происходит с помощью элементов ИЛИ-НЕ 10-12 и элемента НЕ 14, которые при

нимают, анализируют и передают сигна-tO от Е-го управл ющего входа 15 уровень

О, на котором закрывает также Е-й

лы разрешени  или запрета передачи информации в упом нутых трех направлени х . Элемент ИЛИ-НЕ 12 принимает сигналы с вертикального и праводиаго- нального направлений, уровень 1 5 хот  бы одного из которых закрывает вентиль И 8, запреща  передачу информации по горизонтали направо. При наличии такого запрета информаци  певентиль И 2, изолиру  Е-й информационный вход 17 группы коммутирующей сети, к которому подключен выход коммутирующего процессорного элемента, оказавшегос  неиспра ным.

Воздействие другой пары управл ющих сигналов 15 и 16, соответствующих вышедшему из стро  процессорному элередаетс  в одном из двух других на- 20 менту, приведет к изменению режимов правлений: если на входе элемента НЕ передачи информации в последователь- 14 (и на первом выходе элемента ИЛИ- ности  чеек 6, -отсчитываемых анало- НЕ 11 установлен уровень О, то информаци  передаетс  вниз по вертикагичным образом с той лишь разницей, что если  чейки 6 первого столбца уж

ли через элемент И 7, а соседней сле- изменили режим передачи информации.

ва - снизу  чейке 6 передаетс  с выхода элемента ШШ-НЕ 11 сигнал запрета передачи информации по отношению к ней направо; если на входе элемента НЕ 14 установлен уровень l, то, пройд  двойную инверсию через элемент НЕ 14 и элемент ИЛИ-НЕ .10, он откроет вентиль И 9, передающий информацию в направлении направо-вниз, и запретит соседним справа и снизу :Ячейкам 6 передавать информацию по отношению к ним соответственно вниз и направо.

30

то такие же изменени  -режимов возникнут и в соседних  чейках 6 второго столбца.

Таким образом, получены представленные на фиг. 4 и 5 в качестве примеров схемы информационных потоков между процессорными элементами 22 через однородную коммутирующую сеть при наочичии неисправных (перечеркну- 35 тых) процессорных элементов. Эти схемы представлены дл  случа  , .

Как видно по стрелкам на фиг.4, и 5, информационные потоки идут в об ход неисправных процессорных элементов 22, причем между оставшимис  ис- правными коммутируемыми процессорными элементами 22 сохран етс  регул р на  структура электронных св зей.

Если Е-й процессорный элемент вышел из стро  (или перешел в режим самоконтрол ), то Е-й управл ющий вход 15 обнул етс , а на (Е-Н)-м управл ющем входе 16 устанавливаетс  1. При.этом (Е-Н)-   чейка 6 М-го столбца получает запрет передачи информации направо неисправному Е-му процессорному элементу, перейдет в режим передачи информации вниз и передаст соседней слева-снизу  чейке 6 сигнал запрета передачи информации по отношению к ней направо. Эта  чейка аналогично перейдет в режим передачи информации вниз, и так далее по диагонали до (Е+Н-1)-й  чейки 6 первого столбца, котора , име  также от (Е+Н)-го управл ющего входа 15 запрет передачи информации вниз, перейдет в режим передачи направо-вниз

и передаст соседней снизу коммутирующей  чейке 6 сигнал запрета передачи информации по отношению к ней направо. Эта  чейка 6 аналогично перейдет в режим передачи информации направо- вниз, и так далее по вертикали до (Е-1)-й  чейки 6 первого столбца, котора  перейдет в режим передачи информации вниз, име  на то разрешение

вентиль И 2, изолиру  Е-й информационный вход 17 группы коммутирующей сети, к которому подключен выход коммутирующего процессорного элемента, оказавшегос  неиспра ным.

Воздействие другой пары управл ющих сигналов 15 и 16, соответствующих вышедшему из стро  процессорному элементу , приведет к изменению режимов передачи информации в последователь- ности  чеек 6, -отсчитываемых анало-

гичным образом с той лишь разницей, что если  чейки 6 первого столбца уже

изменили режим передачи информации.

0

0

5

то такие же изменени  -режимов возникнут и в соседних  чейках 6 второго столбца.

Таким образом, получены представленные на фиг. 4 и 5 в качестве примеров схемы информационных потоков между процессорными элементами 22 через однородную коммутирующую сеть при наочичии неисправных (перечеркну- 5 тых) процессорных элементов. Эти схемы представлены дл  случа  , . .

Как видно по стрелкам на фиг.4, и 5, информационные потоки идут в обход неисправных процессорных элементов 22, причем между оставшимис  ис- правными коммутируемыми процессорными элементами 22 сохран етс  регул рна  структура электронных св зей.

Каждый случай выхода из стро  коммутируемого процессорного элемента 22 приводит к изменению режимов передачи информации в А  чейках 6 по одной в каждой из А строк  чеек. Поэтому длина строки М  чеек 6 выбираетс  как максимально допустимое количество неисправных процессорных элементов среди любых подр д пронумерованных А процессорных элементов.

Когда количество неисправных процессорных элементов среди некоторьк А подр д пронумерованных процессорных элементов достигает М, то некоторые  чейки 6 М-го столбца переход т в

0

5

5130

режим передачи информации направо- вниз через вторые входы выходных элементов ИЛИ 3.

Пример схемы информационных потоков дл  такой ситуации представлен на фиг. 5. При этом ра вторых входах некоторых элементов И 4 проверки по

 вл етс  уровень 1 , означающий требование сохрйнени  работоспособности

чен к второму входу второго элемента И, первому входу второго элемента ИЛИ-НЕ и к первому входу первого эле мента ИЛИ-НЕ той же  чейки, второй вход которого подключен к вькоду эле мента НЕ той же  чейки, выход элемен та ИЛИ каждой  чейки подключен к пер вому входу третьего элемента И той ж  чейки, выход второго элемента ИЛИ-НЕ

коммутируемых процессорных элементов, fO каждой коммутационной  чейки подклю- принимающих информацию от  чеек 6, чен к второму входу первого элемвн- работающих в режиме передачи информа- та И той же коммутационной  чейки, ции направо-вниз. Нарушение этого требовани  обнаруживаетс  элементами

выход первого элемента ИЛИ-НЕ каждой коммутационной  чейки -подключен к вто

И 4 проверки и ИЛИ 5 проверки всех f5 рому входу третьего элемента И той коммутирующих блоков и сигнализирует- же коммутационной  чейки, вход эле- с  на выходе 19 состо ни  коммутируюмента НЕ каждой коммутационной  чейки подключен к второму входу второго элемента ИЛИ-НЕ той же коммутационно

щей сети уровнем 1 , который означает , что коммутирующа  сеть исчерпала

свои возможности сохран ть регул р- 20  чейки, первьш вход (Е+Н)-го элемен- ную структуру электронных св зей меж- та И первой группы, где Н - количест- ду исправными процессорными элемен- во параллельных информационных каналов однородной коммутирующей сети, подключен к входу элемента НЕ (Е+Н-1,1)-й коммутационной  чейки и  вл етс  входом дл  подключени  первого управл ющего выхода Е-го процессорного

тами.

Claims (2)

1. Однородна  коммутирующа  сеть, содержаща  М столбцов, где М - максимально допустимое количество неисправных процессорных элементов среди любых А подр д пронумерованных процессорных элементов, из К коммутационных  чеек, причем кажда  коммутационна   чейка содержит два элемента И,

элемент ИЛИ и элемент НЕ, выход пер- 35 выход первого элемента ИЛИ-НЕ (Е,М)-й вого элемента И (Е, Р)-й коммутацион- коммутационной  чейки подключен к ной  чейки (, ..., К-1; ,..., М-1) подключен к первому входу элемента ИЛИ (E+l, Р)-й коммутационной  чейки, вькод элемента ИЛИ каждой 40 второй группы, выход первого элемен- в;оммутационной  чейки подключен к пер- та ИЛИ-НЕ (Е,Р)-й коммутационной вым входам перваго и второго элементов И той же коммутационной  чейки, выход первого элемента И (Е, М)-й коммутационной  чейки подключен к перво- 45 НЕ (Е+1,Р)-и коммутационной  чейки, му входу элемента ИЛИ (Е+1,М)-й ком- выход третьего элемента И (Е,Р)-й

.мутационной  чейки, выход второго коммутационной  чейки подключен X элемента И (Е,Р)-й коммутационной третьему входу элемента ИЛИ (Е+1,  чейки подключен к.второму входу эле- Р+1)-й коммутационной  чейки, выход мента ИЛИ (Е, Р+1)-й коммутационной 50 второго элемента ШШ-НЕ (Е, Р+1)-й  чейки, отличающа с  тем, коммутационной  чейки подключен к что, с целью повьщ1ени  надежности, в неё введены две группы элементов И, две группы элементов ИЛИ, а в каждую коммутационную  чейку введены три элемента ИЛИ-НЕ и третий элемент И, причем выход третьего элемента ШШ-НЕ

каждой коммутационной  чейки подклюэлемента , второй вход (Е+Н)-го элемента И первой группы  вл етс  входом 30 дл  подключени  информационного выхода Е-го процессорного элемента, выход Е-го элемента И первой группы подключен к второму входу элемента ИЛИ (Е, 1)-й коммутационной  чейки.

второму входу третьего элемента ИЛИ- НЕ (Е+1,М)-й коммутационной  чейки и к первому входу (Е+1)-го элемента И

 чейки подключен к входу элемента НЕ (Е, Р+1)-1 коммутационной  чейки и второму входу третьего элемента ИЛИпервому входу третьего элемента ИЛИ- НЕ (Е+1, Р)-й коммутационной  чейки, первьй вход третьего элемента ИЛИ-НЕ 55 (Е, М)-й коммутационной  чейки  вл  етс  входом дл  подключени  второго управл ющего выхода Е-го процессорного элемента и подключен к второму

чен к второму входу второго элемента И, первому входу второго элемента ИЛИ-НЕ и к первому входу первого элемента ИЛИ-НЕ той же  чейки, второй вход которого подключен к вькоду элемента НЕ той же  чейки, выход элемента ИЛИ каждой  чейки подключен к первому входу третьего элемента И той же  чейки, выход второго элемента ИЛИ-НЕ

каждой коммутационной  чейки подклю- чен к второму входу первого элемвн- та И той же коммутационной  чейки,

каждой коммутационной  чейки подклю- чен к второму входу первого элемвн- та И той же коммутационной  чейки,

выход первого элемента ИЛИ-НЕ каждой коммутационной  чейки -подключен к второму входу третьего элемента И той же коммутационной  чейки, вход эле-

мента НЕ каждой коммутационной  чейки подключен к второму входу второго элемента ИЛИ-НЕ той же коммутационной

35 выход первого элемента ИЛИ-НЕ (Е,М)-й коммутационной  чейки подключен к 40 второй группы, выход первого элемен- та ИЛИ-НЕ (Е,Р)-й коммутационной 45 НЕ (Е+1,Р)-и коммутационной  чейки, выход третьего элемента И (Е,Р)-й

элемента, второй вход (Е+Н)-го элемента И первой группы  вл етс  входом 30 дл  подключени  информационного выхода Е-го процессорного элемента, выход Е-го элемента И первой группы подключен к второму входу элемента ИЛИ (Е, 1)-й коммутационной  чейки.

выход первого элемента ИЛИ-НЕ (Е,М)-й коммутационной  чейки подключен к второй группы, выход первого элемен- та ИЛИ-НЕ (Е,Р)-й коммутационной НЕ (Е+1,Р)-и коммутационной  чейки, выход третьего элемента И (Е,Р)-й

второму входу третьего элемента ИЛИ- НЕ (Е+1,М)-й коммутационной  чейки и к первому входу (Е+1)-го элемента И

выход первого элемента ИЛИ-НЕ (Е,М)-й коммутационной  чейки подключен к второй группы, выход первого элемен- та ИЛИ-НЕ (Е,Р)-й коммутационной НЕ (Е+1,Р)-и коммутационной  чейки, выход третьего элемента И (Е,Р)-й

 чейки подключен к входу элемента НЕ (Е, Р+1)-1 коммутационной  чейки и второму входу третьего элемента ИЛИ коммутационной  чейки подключен X третьему входу элемента ИЛИ (Е+1, Р+1)-й коммутационной  чейки, выход 50 второго элемента ШШ-НЕ (Е, Р+1)-й коммутационной  чейки подключен к

первому входу третьего элемента ИЛИ- НЕ (Е+1, Р)-й коммутационной  чейки, первьй вход третьего элемента ИЛИ-НЕ 55 (Е, М)-й коммутационной  чейки  вл  етс  входом дл  подключени  второго управл ющего выхода Е-го процессорного элемента и подключен к второму

входу Е-го элемента И второй группы, выход которого подключен к второму входу Е-го элемента ИЛИ второй группы , выход которого подключен к первому входу (Е+О-ГО элемента ИЛИ вто- рой группы, выход К-го элемента ИЛИ второй группы  вл етс  выходом состо ни  системы, выход второго элемента И (Е, М)-й коммутационной  чейки подключен к второму входу Е-го эле- мента ИЛИ первой группы, выход которого  вл етс  выходом дл  подключени  информационного входа Е-го процессорного элемента, а первый вход Е-го элемента ИЛИ первой группы соединен с выходом третьего элемента И (E-l, М)-й коммутационной  чейки.

2. Сеть поп. 1,отличаю- щ а   с   тем, что вход элемента НЕ, выход первого элемента И, первого элемента ИЛИ-НЕ и третьего элемента И (К, 1)-и коммутационной  чейки подключены к первому входу первого элемента И первой группы., к первому входу элемента ИЛИ, второму входу третьего элемента ИЛИ-НЕ (1,1)-и коммутационной  чейки и к третьему входу элемента ИЛИ (1,2)-и коммутационной  чейки соответственно, вькоды второ 0

го и первого элементов ИЛИ-НЕ и первого и третьего элементов. И (К,Р)-й коммутационной  чейки подключены к первому входу третьего элемента ИЛИ- НЕ (1, Р-1)-й коммутационной  чейки, к первому входу элемента ИЛИ и второму входу ИЛИ-НЕ (1, Р)-й коммутационной  чейки и к третьему входу элемента ИЛИ (1, Р+1)-й коммутационной  чейки соответственно, выход второго и первого элементов ИЛИ- НЕ, первого и третьего элементов И (К, М)-й коммутационной  чейки подключены к первому входу третьего элемента ИЛИ-НЕ (1, М-1)-й коммутационной  чейки, к первому входу элемента ИЛИ и второму входу третьего элемента ШШ-НЕ (1, М)-й коммутационной  чейки и к первому входу первого эле мента ИЛИ первой группы соответственно , причем первый вход Т-го элемента И первой группы (,...,Н)  вл етс  входом дл  подключени  первого управл ющего выхода (К-Н+Т)-го процессорного элемента, а второй вход Т-го элемента И первой группы  вл етс  входом дл  подключени  информационного выхода (К-Н+Т)-го процессорного элемента.

9иг.1

пп

2Г

W

фиг.З

U

L

Cl (-J1

L

XiR

L

Составитель А.Мишин Редактор А.Ворович Техред М.Ходанич Корректор С.Шекмар

Заказ 1800/42 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

ФиаУ