SU1691897A1 - Устройство дл хранени информации с контролем - Google Patents
Устройство дл хранени информации с контролем Download PDFInfo
- Publication number
- SU1691897A1 SU1691897A1 SU894726708A SU4726708A SU1691897A1 SU 1691897 A1 SU1691897 A1 SU 1691897A1 SU 894726708 A SU894726708 A SU 894726708A SU 4726708 A SU4726708 A SU 4726708A SU 1691897 A1 SU1691897 A1 SU 1691897A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- block
- group
- information
- unit
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении высоконадежной аппаратуры передачи данных. Целью изобретени вл етс повышение надежности и расширение области применени устройства за счет возможности использовани в системах с контролем по четности или коду Хэмминга. Устройство содержит линейку двухступенчатых D-триггеров, образующих сдвиговый регистр, блок запоминани синдрома, блок дешифрации синдрома, блок определени полуслова, блок выборки, блок признаков ошибки, блок коррекции контрольных битов , блок формировани особых случаев, блок стробировани данных и блок коррекции информационных битов. В устройстве обеспечиваетс прием, хранение и выдача информации с контролем по четности или коду Хэмминга. В диагностическом режиме все элементы пам ти устройства преобразуютс в единый сдвигающий регистр, обеспе- чивающий последовательную передачу диагностической информации с входа на выход . 8 ил. СО с
Description
Изобретение относитс к вычислительной технике и может быть использовано при построении высоконадежной аппаратуры передачи данных.
Целью изобретени вл етс повышение надежности и расширение области применени устройства за счет возможности использовани в системах с контролем по четности или коду Хэмминга.
На фиг. 1 изображена структурна схема устройства дл передачи информации с контролем; на фиг. 2 - схема блока определени полуслова: на фиг. 3 - схема блока признаков ошибки; на фиг. 4 - схема блока стробировани данных; на фиг. 5 - схема блока коррекции контрольных битов; на фиг. 6 - схема блока формировани особых
случаев; на фиг. 7 - таблица кодировани 64-разр дных слов; на фиг. 8 - таблица расшифровки синдрома.
Устройство (фиг. 1) содержит линейку двухступенчатых D-триггеров, образующих сдвиговый регистр 1, блок 2 запоминани синдрома, блок 3 дешифрации синдрома, блок 4 определени полуслова, блок 5 выборки , блок 6 признаков ошибки, блок 7 коррекции контрольных битов, блок 8 формировани особых случаев, блок 9 стробировани данных, блок 10 коррекции информационных битов.
На фиг. 1 также обозначены входы 11 синхронизации устройства (SYN), вход 12 сброса устройства (R); вход 13 обращени устройства (Е), информационные входы 14
Os
о
00
о VJ
устройства (D1) входы 15 синдрома устройства (S), диагностический вход 16 устройства (SD), вход 17 режима устройства (М), управл ющие входы 18 устройства (L), информационные входы 19 устройства (D), выходы 20-22 признака ошибки устройства (ER 1, ER2, ER).
Блок 4 определени полуслова (фиг. 2) содержит сумматоры 23 и 24 по модулю два и элемент И 25.
Блок 6 признаков ошибок (фиг. 3) содержит элементы ИЛИ 26-28, элементы И 29- 31, сумматоры 32, 33 по модулю два.
Блок 9 стробировани данных (фиг. 4) содержит элемент ИЛИ 34 и группу элементов И 35.
Блок 7 коррекции контрольных битов (фиг. 5) содержит группу элементов И 36, элементы И-ИЛИ 37, 38, сумматоры 39, 40 по модулю два.
Блок 8 формировани особых случаев (фиг, 6) содержит элементы И 41-50, элемент ИЛИ 51.
Устройство дл передачи информации с контролем работает следующим образом.
В зависимости от прин той системы контрол в вычислительной системе оно имеет диагностический режим и два рабочих режима,
1.Первый рабочий режим ориентирован на избыточный код с проверкой на четность; в этом режиме осуществл ютс прием, хранение и выдача прин той информации , а также выдача сигнала-признака наличи ошибки в слове (в случае ее возникновени ); данный режим задаетс логическим нулем на входе 17 устройства; на вход 15 поступают логические нули.
2.Второй рабочий режим ориентирован на модифицированный код Хэмминга; в этом режиме осуществл ютс прием, коррекци (если возникла одиночна ошибка) и выдача исправленной информации, а также выдача сигнала признака типа ошибки; данный режим задаетс логической единицей на входе 17 устройства, а на вход 15 в этом случае поступает 8-разр дный синдром ошибки , Si, 82, 84, Se, Sie, 832, ST.
В первом рабочем режиме 18-разр дные данные, поступающие с входа 14, распредел ютс следующим образом: 16 информационных битов D1 1/16 поступают на блок 10 коррекции информационных битов, два контрольных бита С 0/1 - на блок 7 коррекции контрольных битов, а на блок 6 признаков ошибки поступают все 18 битов, т.е. информационные и контрольные.
Логический нуль с входа 17 поступает на элемент И 25 блока 4 определени полуслова . Выходной (нулевой) сигнал элемента
И 25 поступает на блок 9 стробировани данных, в результате чего на всех выходах этого блока вырабатываютс нули, которые далее поступают на блок 10 коррекции информационных битов и в свою очередь разрешают прохождение информационных битов D1 1/16 на входы блока 1.
Поскольку синдром ошибки в первом режиме равен нулю, то его частична де0 шифраци в блоке 4 приводит к нулевому результату. Поэтому на одном из входов каждого элемента И группы 36 в блоке 7 будет логический нуль. Следовательно, на выходах элементов И-ИЛИ 37, 38 также вы5 рабатываютс логические нули, которые далее поступают на входы сумматоров 39 и 40 по модулю два и обеспечивают пр мое прохождение через эти сумматоры контрольных битов, которые далее поступают на
0 входы блока 1. Запись информационных D1 1/16 и контрольных С 0/1 битов в линейку двухступенчатых D-триггеров блока 1 происходит по двум синхросигналам SYN 2 и SYN 3 соответственно (синхросигнал SYN 1
5 вл етс диагностическим и в рабочих режимах на устройство не подаетс ).
Контроль записываемой информации осуществл етс в блоке 6, где на элементе 32 формируетс сумма по модулю два битов
0 1-8 (первый информационный байт) и 17 (первый контрольный бит), поступающих по входной шине 14, а на элементе 33 формируетс сумма по модулю два битов 9-16 (второй информационный байт) и 18 (второй
5 контрольный бит), поступающих по той же входной шине 14. Если на выходах элементов 32, 33 возникает сигнал логической единицы , то это означает, что в соответствующем информационном байте
0 (или в соответствующем контрольном бите) возникла ошибка нечетной кратности (одиночна , тройна и т.д.). Поэтому выходы сумматоров 32, 33 объединены на элементе ИЛИ 27 и простробированы на элементе И
5 31 сигналом рабочего режима М, поступающим с входа 17 устройства. Выработанный таким образом сигнал-признак ER обнаружени ошибки проходит через элемент ИЛИ 28 на выход 22 устройства.
0 Во втором рабочем режиме на четвертом управл ющем входе 17 устройства задаетс логическа единица. В этом режиме используетс код Хэмминга и контрольные разр ды формируютс в соответствии с
5 табл. 1 (фиг. 7). В этом случае по входам 15 устройства на блок 2 запоминани синдрома , который представл ет собой линейку двухступенчатых D-триггеров с селекторами , поступает 8-разр дный синдром , Si, Sa, SA, SB, Sie. 5з2, ST. Запись синдрома
происходит по двум синхросигналам SYN 2 и SYN 3. С выходов блока 2 биты синдрома Sie и 5з2 поступают на блок 4 определени ошибочного полуслова, на который также поступает 2-разр дный код с входа 18, оп- редел ющий позицию данной БИС. Блок А осуществл ет сравнение двух 2-разр дных кодов на сумматорах 23, 24 и вырабатывает сигнал идентификации БИС с ошибочной входной информацией при их равен- стве; при их неравенстве вырабатываетс сигнал , что говорит о том, что на данный БИС пришла безошибочна информаци (за исключением так называемых особых случаев, о которых говоритс не- сколько позже). Сигнал Cld формируетс в результате объединени выходов сумматоров 23,24 по И на элементе И 25. При помощи двух других входов элемента И 25 сигнал Cld стробируетс сигналом выбора рабоче- го режима М, приход щим на вход 17 устройства , и сигналом-признаком одиночной ошибки ERi, поступающим с первого выхода блока 6 и параллельно подающимс на выход 20 устройства.
Биты синдрома Si, 82, 84 и Ss с выхода блока 2 поступают на блок 3 дешифрации синдрома, где вырабатываетс слово ошибки . E2Eie, локализующее ошибочный бит в рабочем полуслове. Весь 8-разр дный синдром , 81, 82, 84, Se, Sie, 832, 8т поступает на блок б признаков ошибки, где определ етс тип ошибки по следующим логическим соотношени м:
(SoirSivS2vS4vS8vSi6 /S32)
ERi - сигнал-признак одиночной ошибки;
(SovSivS2vS4vSevS ) ER2 - сигнал-признак двойной ошибки;
ER STvSovSwS2vS4vS8 Si6vS32 ER - сигнал-признак любой обнаруженной ошибки (в том числе многократной).
Сигнал Cld поступает на вход блока 9 стробировани данных и разрешает (или не разрешает) слову ошибки Е пройти с выходов блока 9 на вход блока 1C коррекции информационных битов, где исправление ошибки осуществл етс при помощи линейки двувходовых сумматоров по модулю два.
Далее откорректированна информаци записываетс в блок 1 двухступенчатых D-триггеров с селекторами по двум синхросигналам SYN 2 и SYN 3 соответственно.
Рассмотрим корректировку контрольных битов.
Расшифрованные биты Si, 82, 84, Se Синдрома (слово ошибки Е в рабочем полуслове ) с выхода блока 3 поступают на группу элементов И 36 блока .7 коррекции контрольных битов, на которую также поступают биты So, Si6, 832, 8т синдрома (фиг. 5). Элементы И группы 36 фактически плчютс последней ступенью неполного дешифрато ра полного синдрома ошибки So, Si, 82. . Se, Si6, 832, ST, вы вл ющего ошибку в контрольных разр дах Со. Ci, Са, С4, Cs, Cie. Сзг. Ст в соответствии с табл. 2 на фиг. 8 и формирующего слово ошибки в контрольных разр дах , ECi, EC2, ЕС4, ECs, ECie, ЕСз2, ЕСт. Биты этого слова далее идут на селекторы, состо щие из элементов И-ИЛИ 37, 38. На эти же селекторы с блокз 5 поступают сигналы локализации БИС (PSj) На выход первого селектора может пройти один из сигналов ошибки ECo, ЕСа, ECs, ЕСз2, если данна БИС вл етс первой, второй, третьей или четвертой соответственно . На выход второго селектора может пройти один из сигналов ошибки ECi, EC4. ECi6, ЕСт, если данна БИС вл етс первой , второй, третьей или четвертой БИС соответственно . Далее пара выбранных сигналов ошибки поступает на корректор контрольных битов, состо щий из двух двувходовых сумматоров 39 и 40 по модулю два.
На другие входы этих элементов с входа 14 устройства подаютс контрольные биты Со и Ci дл первой БИС, С2 и С4 дл второй БИС, Сз и Сю дл третьей БИС, Сз2 и Ст дл четвертой БИС, Откорректированна пара контрольных битов далее подаетс дл хранени на блок 1.
Два разр да информации - 1 и 33-й (табл. 1) нос т статус особых разр дов, так как они нарушают регул рность формировани контрольных битов. При работе с 64- разр дным словом возникает необходимость формировани сигналов ошибки дл этих разр дов отдельно. Так, 1-й разр д в табл. 1 расшифровки синдромов находитс на месте первого разр да, но не в своем, первом полуслове, а в третьем (табл. 2). Аналогичное положение с 33-м разр дом: в таблице расшифровки синдромов он находитс в своем (третьем) полуслове, но не в первом, а во втором разр де. Следовательно , возникает необходимость выполнить полную дешифрацию полного синдрома дл этих двух разр дов, Така дешифраци выполн етс в блоке 8 при помощи элементов И 41 и 42, вырабатывающих сигналы ошибки EI и Езз (фиг. б). Далее сигналы EI и Езз стробируютс на элементах И 43,44 сигналами локализации БИС, поступающими с блока 5:
Отстробированный сигнал EI далее поступает на первый разр д 7-разр дной выходной шины блока 8, по которой поступает на элемент ИЛИ 34 блока 9 (фиг. л. В результате этого на выходе элемента ИЛИ 34 формируетс сигнал ошибки дл первого разр да рассматриваемой БИС, то есть:
дл первого разр да слова (первого разр да в первой БИС);
дл 17-го разр да слова (первого разр да во второй БИС);
дл 33-го разр да слова (первого разр да в третьей БИС);
дл 49-го разр да слова (первого разр да в четвертой БИС).
Далее выходной сигнал элемента ИЛИ 34 поступает на вход соответствующего сумматора по модулю два в блоке 10, обеспечива тем самым коррекцию первого разр да в данной БИС (то есть либо 1-го, либо 17-го, либо 33-го, либо 49-го разр да в слове ).
Отстробированный сигнал Езз с элемента И 44 поступает на вход элемента ИЛИ 51 и на инверсный вход элемента И 46. В первом случае он подмешиваетс к сигналу ошибки в первом разр де данной БИС, а во втором случае запрещает прохождение в корректор сигнала ошибки во втором разр де этой БИС (напомним, что в таблице расшифровки синдрома на фиг. 8 33-й разр д стоит во втором разр де третьего полуслова , хот по сути он вл етс первым разр дом третьего полуслова). Выходной сигнал элемента ИЛИ 51 поступает на один из входов элемента И 45. На четыре других инверсных входа этого элемента поступают сигналы ошибки в контрольных разр дах ECo, ECi6, ЕСз2, ЕСт, что необходимо дл того, чтобы исключить вли ние ошибок в контрольных разр дах Со, Cie, Сз2, Ст, которые по таблице расшифровки неполного синдрома (табл. 2 на фиг. 8) формально располагаютс в первых разр дах некоторых полуслов.
Такую же роль, как и элемент И 44, играют элементы И 46-49, исключа вли ние тех сигналов, которые лишь формально (по табл. 2 на фиг. 8) занимают избыточные позиции в некоторых полусловах:
сигнал Ci находитс в избыточной позиции второго разр да;
сигнал С2 в избыточной позиции третьего разр да;
сигнал С4 - в избыточной позиции п того разр да;
сигнал Се - в избыточной позиции дев того разр да.
В диагностическом режиме все элементы пам ти в устройстве должны составл ть единый сдвигающий регистр, способный последовательно воспринимать и выдавать диагностическую информацию при подаче на него диагностических синхросигналов (рабочие синхросигналы при этом блокируютс ). В данном случае единый сдвигающий регистр формируетс из триггеров блоков 2 и 1, соединенных специальным одноразр дным ответвлением от выходной шины блока
2, передающим содержимое последнего (восьмого) триггера блока 2 на четвертый вход блока 1.
Запись диагностической информации в единый сдвигающий регистр осуществл ет0 с через третий информационный вход 16 устройства по синхросигналам SYN 1 и SYN 3. Выход информации из регистра выполн етс по цепи последнего (восемнадцатого) разр да выходной шины 19 устройства.
5
Claims (1)
- Формула изобретени Устройство дл хранени информации с контролем, содержащее линейку двуступен- чатых D-триггеров, образующих сдвиговый0 регистр, синхровходы которого с первого по третий вл ютс входами синхронизации устройства, вход сброса - входом сброса устройства, вход выборки - входом обращени устройства, а выходы - информацион5 ными выходами устройства, отличающеес тем, что, с целью повышени надежности и расширени области применени устройства за счет возможности использовани в системах с контролем по0 четности или коду Хэмминга в устройство введены блок запоминани синдрома, блок дешифрации синдрома, блок определени полуслова, блок выборки, блок признаков ошибки, блок коррекции контрольных би5 тов, блок формировани особых случаев, блок стробировани данных и блок коррекции информационных битов, причем выходы блока коррекции информационных битов соединены с информационными вхо0 дами первой группы сдвигового регистра, а входы первой группы подключены к выходам блока стробировани данных, информационные входы первой группы которого соединены с выходами блока дешифрации5 синдрома, с входами первой группы блока коррекции контрольных битов и с входами первой группы блока формировани особых случаев, входы второй группы и выходы которого подключены соответственно к выхо0 дам первой группы блока коррекции контрольных битов и к информационным входам второй группы блока стробировани данных, управл ющий вход которого соединен с выходом блока определени полусло5 ва, первый управл ющий вход которого вл етс входом признака режима контрол устройства и соединен с управл ющим входом блока признака ошибки, информационные входы первой группы которого подключены к выходам блока запоминанисиндрома, синхровходы которого с первого по третий, а также входы выборки и сброса соединены с одноименными входами устройства , входы блока дешифрации синдрома , информационные входы первой группы блока определени полуслова, входы второй группы блока коррекции контрольных битов и входы третьей группы блока формировани особых случаев подключены к соответствующим выходам блока запоминани синдрома, информационные входы группы и информационный вход которого вл ютс соответственно входами синдрома и диагностическим входом устройства, информационные входы второй группы блока определени полуслова вл ютс управл ющими входами устройства и соединены с входами блока выборки и с входами четвертой группы блока формировани особых случаев, информационные входы второй группы блока признака ошибки вл ютс информационными входами устройства исоединены с входами второй группы блока коррекции информационных битов, информационные входы третьей группы блока признака ошибки вл ютс входами разр дов байтной четности устройства и подключены к входам третьей группы блока коррекции контрольных битов, входы четвертой группы которого соединены с выходами блока выборки, первый выход блокапризнака ошибки подключен к второму управл ющему входу блока определени полуслова и вл етс первым выходом признака ошибки устройства, второй и третий выходы блока признака ошибки вл ютс соответственно вторым и третьим выходами признака ошибки устройства, выходы второй группы блока коррекции контрольных битов подключены к информационным входам второй группы сдвигового регистра, одинвыход блока запоминани синдрома соединен с последовательным информационным входом сдвигового регистра.Фиг.1(От D/I.W(ft) 17 (EK1JMfa . 6)(От-(На6л.9)Фиг. 2фигЗ(Огл5л.8 (От &vtyx0m Ш)ФигФиг. 5(От 5л 5)(Отвлг) А(ОтБлЗ) о (Отбл.7)Ь(НаблЭ)Фиг.6Тайлица 7Таблица 2.Фиг. 8
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894726708A SU1691897A1 (ru) | 1989-08-01 | 1989-08-01 | Устройство дл хранени информации с контролем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894726708A SU1691897A1 (ru) | 1989-08-01 | 1989-08-01 | Устройство дл хранени информации с контролем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1691897A1 true SU1691897A1 (ru) | 1991-11-15 |
Family
ID=21464674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894726708A SU1691897A1 (ru) | 1989-08-01 | 1989-08-01 | Устройство дл хранени информации с контролем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1691897A1 (ru) |
-
1989
- 1989-08-01 SU SU894726708A patent/SU1691897A1/ru active
Non-Patent Citations (1)
Title |
---|
Майоров С.А., Новиков Г.И. Принципы организации цифровых машин.-/.: Машиностроение, 1974, с. 113. Микросхемы интегральные КС1543ТМ1, КС1543ТМ2. КС1543ИР1, КС1543ИЕ1. Технические услови БКО.349.002-01ТУ. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6018817A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
US4346474A (en) | Even-odd parity checking for synchronous data transmission | |
US4077028A (en) | Error checking and correcting device | |
US4388684A (en) | Apparatus for deferring error detection of multibyte parity encoded data received from a plurality of input/output data sources | |
US4819205A (en) | Memory system having memory elements independently defined as being on-line or off-line | |
US4918695A (en) | Failure detection for partial write operations for memories | |
US3622984A (en) | Error correcting system and method | |
US3449718A (en) | Error correction by assumption of erroneous bit position | |
SU1691897A1 (ru) | Устройство дл хранени информации с контролем | |
US6055660A (en) | Method for identifying SMP bus transfer errors | |
US4580265A (en) | Failure detection method and apparatus | |
US4723245A (en) | IC chip error detecting and correcting method including automatic self-checking of chip operation | |
US3458860A (en) | Error detection by redundancy checks | |
US4739505A (en) | IC chip error detecting and correcting apparatus with automatic self-checking of chip operation | |
US4739506A (en) | IC chip error detecting and correcting apparatus | |
SU1156273A1 (ru) | Трехканальна резервированна вычислительна система | |
US4739504A (en) | IC chip error detecting and correcting method | |
US5267250A (en) | Circuit arrangement for detection of an erroneous selection signal supplied to selection means | |
SU1075313A1 (ru) | Устройство дл обнаружени и коррекции одиночных ошибок | |
SU1451780A1 (ru) | Трехканальное мажоритарное резервированное запоминающее устройство | |
JPS6093844A (ja) | デ−タ伝送方法 | |
EP0229112B1 (en) | Ic chip error detecting and correcting with automatic self-checkingand method therefor | |
SU1018255A1 (ru) | Трехканальное восстанавливающее резервированное логическое устройство | |
SU1302327A1 (ru) | Запоминающее устройство с исправлением модульных ошибок | |
SU1615724A1 (ru) | Устройство дл контрол двоичного кода на четность |