SU1683046A1 - Graphic information reader - Google Patents
Graphic information reader Download PDFInfo
- Publication number
- SU1683046A1 SU1683046A1 SU894724810A SU4724810A SU1683046A1 SU 1683046 A1 SU1683046 A1 SU 1683046A1 SU 894724810 A SU894724810 A SU 894724810A SU 4724810 A SU4724810 A SU 4724810A SU 1683046 A1 SU1683046 A1 SU 1683046A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- information
- control unit
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Изобретение относитс к автоматике, в частности к устройству дл считывани графической информации, и может быть использовано в качестве внешнего устройства ЭВМ. Цель изобретени состоит в повышении точности и надежности устройства По- ставленна цель достигаетс путем введени третьего счетчика и дискримина - тора сигналов считывани , подключенных к блоку управлени и пороговому блоку. 4 з.п.ф-лы, 2 ил.The invention relates to automation, in particular to a device for reading graphic information, and can be used as an external computer device. The purpose of the invention is to improve the accuracy and reliability of the device. The goal is achieved by introducing a third counter and discriminating the read signals connected to the control unit and the threshold unit. 4 hp ff, 2 ill.
Description
слcl
сwith
Изобретение относитс к автоматике, в частности к устройству дл считывани графической информации, и может быть использовано в качестве внешнего устройства ЭВМ.The invention relates to automation, in particular to a device for reading graphic information, and can be used as an external computer device.
Цель изобретени - повышение точности и надежности устройства.The purpose of the invention is to improve the accuracy and reliability of the device.
На фиг.1 представлена блок-схема устройства; на фиг.2 - схема съемника координат .Figure 1 presents the block diagram of the device; figure 2 - scheme of the puller coordinates.
Устройство содержит планшет 1 с координатными шинами, ключи 2-5, съемник 6 координат, первый 7 и второй 8 коммутаторы , первый 9, второй 10 и третий 11 счетчики , элемент И 12, блок 13 управлени , включающий генератор 14 импульсов, первый 15 и второй 16 триггеры, первый 17 и второй 18 элементы И, первый 19 и второй 20 элементы НЕ, элемент 21 И-НЕ, логический узел 22, дискриминатор 23 сигналов считывани , включающий коммутаторы 24 и 25, фазовый детектор 26, усилитель 27,The device contains a tablet 1 with coordinate tires, keys 2-5, a puller of 6 coordinates, first 7 and second 8 switches, first 9, second 10 and third 11 counters, element 12, control unit 13, including a pulse generator 14, first 15 and the second 16 triggers, the first 17 and the second 18 elements AND, the first 19 and second 20 elements NOT, the element 21 AND-NOT, the logic node 22, the discriminator 23 of read signals, including switches 24 and 25, phase detector 26, amplifier 27,
фильтры 28 и 29, делитель 30 напр жени , пороговый блок 31, включающий первый усилитель 32, коммутатор 33, второй усилитель 34, интегратор 35 с емкостным элементом 36, элементами 37-39 нагрузки и компаратор 40.filters 28 and 29, voltage divider 30, threshold unit 31 comprising a first amplifier 32, a switch 33, a second amplifier 34, an integrator 35 with a capacitive element 36, load elements 37-39, and a comparator 40.
Съемник координат (фиг.2) содержит обмотку 41 индуктивности, опорный емкостный элемент 42, например конденсатор, группу емкостных элементов 43 и ключи 44,The coordinate remover (figure 2) contains the winding 41 of the inductance, the reference capacitive element 42, for example a capacitor, a group of capacitive elements 43 and keys 44,
Устройство содержит также первый 45 и второй 46 синхронизирующие входы, первый 47, второй 48, третий 49-1, четвертый 49-2 и п тый 50 адресные входы, информационный вход 51, установочные входы 52 и 53 кода стробирующей частоты и выходы 54-56.The device also contains the first 45 and second 46 synchronization inputs, the first 47, the second 48, the third 49-1, the fourth 49-2, and the fifth 50 address inputs, information input 51, setting gates 52 and 53 of the gate frequency code, and outputs 54-56 .
Устройство работает следующим образом .The device works as follows.
При включении устройства на вход 46 поступает уровень логического нул , а на вход 45 - уровень логической единицы, кооWhen the device is turned on, the input 46 receives the level of logical zero, and the input 45 - the level of logical one, which
0000
соwith
gg
аbut
торый разрешает работу первого триггера 15.This enables the first trigger 15.
Генератор 14 блока 13 устанавливает триггер 15 в нулевое состо ние. Выходной сигнал триггера 15 поступает на вход логического узла 22, реализованного в виде программируемой логической матрицы. В результате этого на его четвертом и первом выходах устанавливаютс уровни логической единицы, а на остальных выходах - уровни логического нул .The generator 14 of the block 13 sets the trigger 15 to the zero state. The output signal of the trigger 15 is fed to the input of the logical node 22, implemented in the form of a programmable logic matrix. As a result, the levels of the logical unit are set at its fourth and first outputs, and the levels of logical zero at the other outputs.
Единичный уровень четвертого выхода узла 22 поступает на установочные входы второго 10 и третьего 11 счетчиков и удерживает их в нулевом состо нии. Выходы переноса второго 10 и третьего 11 счетчиков наход тс в это врем в единичном состо нии . На счетный вход второго счетчика 10 поступают импульсы с генератора 14 через элемент И 17, так как с первого выхода узла 22 поступает на второй вход элемента И 17 разрешающий единичный уровень. На второй вход элемента И 18 поступает единичный уровень с четвертого выхода узла 22, а на первый - нулевой уровень с п того выхода узла 22, гвыхода элемента И 18 поступает нулевой уровень на установочный вход первого счетчика 9 и не измен ет его состо ни ,The unit level of the fourth output of node 22 enters the installation inputs of the second 10 and third 11 counters and keeps them in the zero state. The transfer outputs of the second 10 and third 11 counters are at this time in the unit state. The counting input of the second counter 10 receives pulses from the generator 14 through the element And 17, since from the first output of the node 22 it arrives at the second input of the element And 17 allowing a single level. The second input of the element And 18 receives a single level from the fourth output of the node 22, and the first - the zero level from the fifth output of the node 22, the output of the element And 18 enters the zero level at the installation input of the first counter 9 and does not change its state,
На вход разрешени коммутатора 7 подаетс запрещающий нулевой уровень с второго выхода узла 22. Этот же уровень поступает на вход элемента НЕ 19, который единичным уровнем с его выхода, поступающим на первый установочный вход триггера 16, разрешает его работу,The permission input of the switch 7 is fed a prohibiting zero level from the second output of node 22. This same level enters the input of the element NOT 19, which, by the unit level from its output entering the first installation input of the trigger 16, permits its operation,
Затем на входе 47 устанавливаетс адрес возбуждающей обмотки, который поступает на адресный вход коммутатора.7, а на входе 48 устанавливаетс адрес считывающей обмотки, который поступает на адресный вход коммутатора 8.Then, the address of the exciting winding is set at the input 47, which is fed to the address input of the switch. 7, and the address of the read winding is set at the input 48, which is fed to the address input of the switch 8.
Учитыва ., что второй вход элемента И- НЕ 21 находитс в состо нии логического нул , с выхода элемента И-НЕ 21 на один адресный вход коммутатора 24 поступает уровень логической единицы, а на его выход - уровень аналоговой земли (шина аналоговой земли не показана).Considering that the second input of the element AND-NOT 21 is in the state of logical zero, from the output of the element IS-NOT 21 to one address input of the switch 24 enters the level of a logical unit, and its output - the level of analog ground (the analog ground bus is not shown ).
На первый выход коммутатора 33 блока 31 также поступает уровень аналоговой земли , а на второй выход - состо ние выхода интегратора 35, при этом емкостный элемент 36, например, конденсатор, закорачиваетс через резистор 37.The first output of the switch 33 of the block 31 also receives the level of the analog ground, and the second output the output state of the integrator 35, while the capacitive element 36, for example, a capacitor, is short-circuited through a resistor 37.
После этого на вход 46 поступает сигнал пуска единичного уровн , при этом по положительному перепаду импульса выхода генератора 14 первый триггер 15 устанавливаетс в единичное состо ние, и сигнал егоAfter that, the input signal 46 receives a trigger signal of a single level, and by a positive differential pulse of the output of the generator 14, the first trigger 15 is set to one, and its signal
пр мого выхода поступает единичным уровнем на вход узла 22, С четвертого выхода узла 22 снимаетс единичный уровень сигнала Сброс, разреша работу второго 10 иthe direct output is fed to the input of the node 22 by a single level. From the fourth output of the node 22, the single level of the Reset signal is removed, allowing the second 10 to work and
третьего 11 счетчиков, а на втором выходе узла 22 устанавливаетс уровень логической единицы, который разрешает работу первого коммутатора 7 и через элемент НЕ 19 устанавливает второй триггер 16 в нуле0 вое состо ние. Единичный уровень инверсного выхода второго триггера 16 разрешает работу элемента И 12.The third 11 counters, and at the second output of node 22, the level of the logical unit is set, which enables the first switch 7 to work, and through the element NOT 19 sets the second trigger 16 to the zero state. The unit level of the inverse output of the second trigger 16 permits the operation of the element 12.
Коммутатор 7 в соответствии с установленным адресом подключает соответствую5 щие выходы одного из ключей 2-5 к выводам резистора (не показан). В результате этого в соответствующую возбуждающую обмотку планшета 1 поступает импульс тока, длительность которого определ етс The switch 7, in accordance with the set address, connects the corresponding outputs of one of the keys 2–5 to the resistor terminals (not shown). As a result, a current pulse is supplied to the appropriate exciting winding of the plate 1, the duration of which is determined by
0 величиной кодов в счетчиках 10 и 11.0 value codes in the counters 10 and 11.
Как только счетчики 10 и 11 отсчитывают необходимую длительность, узел 22 вновь выставл ет на четвертый выход сигнал Сброс уровнем логической единицы, уста5 навлива счетчики 10 и 11 в исходное состо ние , Одновременно сигналом с п того выхода узла 22 открываетс элемент И 18 и сбрасывает в нулевое состо ние счетчик 9, В соответствии логикой работы узла 22As soon as the counters 10 and 11 count down the required duration, the node 22 reinstates the fourth output signal Reset by the level of the logical unit, set the counters 10 and 11 to the initial state. At the same time, the 18 output of the node 22 opens And 18 and resets zero state of the counter 9, in accordance with the logic of operation of the node 22
0 после этого снимаетс с четвертого его выхода сигнал Сброс и счетчики 10 и 11 вновь начинают считать до состо ни , определ емого также экспериментальным путем так, чтобы начало фазы стробирующей частоты0 thereafter, the reset signal is removed from its fourth output and the counters 10 and 11 again begin to count to a state determined also experimentally so that the beginning of the gate frequency phase
5 на втором входе фазового детектора 26 соответствовало началу фазы сигнала, поступающего через коммутатор 25, усилитель 27 и фильтр 29 на вход фазового детектора 26. При этом определ етс врем начала под0 стройки фазы, т.е. осуществл етс прив зка к моменту перехода нулевого значени переменным входным сигналом первого входа фазового детектора 26.5 at the second input of the phase detector 26 corresponded to the beginning of the phase of the signal coming through the switch 25, the amplifier 27 and the filter 29 to the input of the phase detector 26. At the same time, the start time of the phase adjustment, i.e. is tied to the moment of zero transition by a variable input signal of the first input of the phase detector 26.
Как только второй 10 и третий 11 счетчи5 ки досчитали до необходимого значени , на первом выходе узла 22 устанавливаетс единичный уровень сигналов Сброс и Разв зка. Когда сигналы ФЦО и ФЦ1 примут соответственно нулевое и единич0 ное значени , на выходе коммутатора 24 будет отрицательный уровень напр жени (-15 В). Этот факт фиксирует момент начала стробировани .As soon as the second 10 and third 11 counters are counted to the required value, a single level of the Reset and Release signals is set at the first output of the node 22. When the FCT and FC1 signals take the zero and one values, respectively, the output of the switch 24 will be a negative voltage level (-15 V). This fact fixes the moment of the start of gating.
После того, как с п того выхода узла 22After from that output of node 22
5 снимаетс сигнал Разв зка (он снимает сам себ по логике работы), снимаетс сигнал Сброс.5, the release signal is removed (it relieves itself according to the logic of operation), the reset signal is removed.
Далее счетчики 10 и 11 продолжают считать снова. Как только второй 10 и третий 11 счетчики досчитывают до величины, соответствующей 0,5 периода стробирующей частоты , вырабатываетс единичный уровень на третьем выходе узла 22 сигнала Строб, который поступает на синхровход триггера 16 и устанавливает его в единичное состо ние , так как на его установочных входах и информационном входе уровень логической единицы. Сигнал Строб вырабатываетс малой длительности, та( как второй 10 и третий 11 счетчики считают не останавлива сь . При этом на выход коммутатора 24 коммутируетс напр жение плюсовой шины аналогового питани (+15 В). Второй 10 и третий 11 счетчики продолжают считать дальше и просчитывают еще 0,5 периода стробирующей частоты, т.е. это врем отсчета одного периода. Когда досчитали, снова вырабатываетс сигнал Строб малой длительности и сигнал Сброс, устанавливающий второй 10 и третий 11 счетчики в исходное состо ние. Второй 10 и третий 11 счетчики снова отсчитывают сначала 0,5 периода , а затем еще 0,5 периода стробирующей частоты, как было описано. При этом сигналы с инверсного выхода триггера 16, поступа через элемент И 12 на счетный вход первого счетчика 9, заполн ют его, наращива до двоичной восьмерки (двоичный код 1000). Сигнал выхода четвертого разр да первого счетчика 9 поступает единичным уровнем на первый вход узла 22, при этом устанавливаютс единичные уровни сигналов ФЦО и ФЦ1, т.е. мен етс фаза работы устройства.Next, counters 10 and 11 continue to count again. As soon as the second 10 and third 11 counters count to a value corresponding to a 0.5 period of the gate frequency, a single level is generated at the third output of the node 22 of the Strobe signal, which arrives at the synchronous input of the trigger 16 and sets it to the single state, since inputs and information input level logical units. The Strobe signal is generated for a short duration, that (as the second 10 and third 11 counters do not stop counting. At the same time, the output of the switch 24 switches the voltage of the positive analog power bus (+15 V). The second 10 and third 11 counters continue to count further and calculate another 0.5 period of the strobe frequency, i.e. this is the countdown period of one period. When the count is reached, the Strobe signal of short duration is again generated and the Reset signal sets the second 10 and third 11 counters to the initial state. The second 10 and third 11 counters again0.5 period of the period and then another 0.5 period of the gate frequency, as described above, are counted in. At the same time, the signals from the inverse output of the trigger 16, coming through the element 12 to the counting input of the first counter 9, fill it up to the binary eight (binary code 1000). The output signal of the fourth bit of the first counter 9 is supplied by a single level to the first input of the node 22, and the single levels of the FCT and FC1 signals are set, i.e. The phase of operation of the device varies.
Таким образом, счетчики 10 и 11 отсчитывают восемь периодов стробирующей частоты . Это означает, что закончилось врем интегрировани . При этом на выход коммутатора 24 первые 0,5 периода подаетс минус 15 В, а вторую половину периода - плюс 15 В. Первый счетчик 9 сбрасываетс в исходное состо ние единичным уровнем выхода элемента И 18 в момент, когда на его первом и втором входах уровни логической единицы, т.е. сигналы ФЦО и Сброс наход тс в состо нии логической единицы. Плюс, минус 15 В, коммутируемые на выход коммутатора 24, через делитель напр жени преобразуютс в плюс, минус 10 В и поступают через фильтр 28 на второй вход фазового детектора 26 - четырехквадрант- ного перемножител сигналов. На выходе фазового детектора 26 формируетс либо положительный, либо отрицательный сигнал с амплитудой и фазой, завис щими от расположени съемника координат 6 на плоскости планшета 1. Этот сигнал поступает на суммирующий усилитель 32 и суммируетс с опорным напр жением, поступающим с входа 51. В результате суммировани весь сигнал уходит в отрицательную область значений.Thus, the counters 10 and 11 count eight periods of the gate frequency. This means that the integration time has expired. At the same time, the output of the switch 24 is the first 0.5 period is minus 15 V, and the second half of the period is plus 15 V. The first counter 9 is reset to the initial state by a single output level of the element And 18 at the moment when at its first and second inputs logical unit, i.e. FCT and Reset signals are in the state of logical one. Plus, minus 15 V, switched at the output of the switch 24, are converted into a plus, minus 10 V through a voltage divider and fed through a filter 28 to the second input of the phase detector 26, a four-quadrant signal multiplier. At the output of the phase detector 26, either a positive or negative signal is generated with amplitude and phase depending on the location of the coordinate remover 6 on the plane of the plate 1. This signal goes to summing amplifier 32 and is summed with the reference voltage from input 51. As a result summation the entire signal goes into the negative range of values.
Опорное напр жение с входа. 51 при измерении, когда отсутствует сигнал на пер- 5 вом входе суммирующего усилител 32, обеспечивает зар дку конденсатора 36 до напр жени приблизительно 7,5 В, чтобы обеспечить максимально возможное напр жение - усиление входного сигнала в поло0 жительной области значений. С выхода суммирующего усилител 32 сигнал поступает на вход коммутатора 33 и коммутируетс на его выход в момент, когда сигналыReference voltage from the input. 51, when measured, when there is no signal at the first input of summing amplifier 32, it provides a capacitor 36 charge to a voltage of approximately 7.5 V to ensure the maximum possible voltage — amplification of the input signal in the positive range of values. From the output of summing amplifier 32, the signal is fed to the input of switch 33 and is switched to its output at the moment when the signals
5 ФЦО и ФЦ1 примут соответственно нулевое и единичное значени . (В момент, когда значени этих сигналов соответственно равны нулевым значени м и когда значение- сигнала ФЦО равно единичному уровню, а5 FCs and FCs1 will take, respectively, zero and one values. (At the moment when the values of these signals are respectively equal to zero values and when the value of the FC signal is equal to a single level, and
0 ФЦ1 - нулевому, на первый выход коммутатора 33 подаетс уровень аналоговой земли , а на второй выход - сигнал выхода интегратора 35, при этом конденсатор 36 закорачиваетс через резистор 37). Таким0 FC1 is zero, the analog ground level is supplied to the first output of the switch 33, and the integrator 35 output signal is supplied to the second output, while the capacitor 36 is short-circuited through a resistor 37). So
5 образом, с выхода суммирующего усилител 32 напр жение поступает через операционный усилитель 34,. включенный в режиме повторител , а с его выхода - на второй вход интегратора 35. При этом происходит зар д5, voltage output from summing amplifier 32 is supplied through operational amplifier 34 ,. included in the repeater mode, and from its output - to the second input of the integrator 35. When this happens, the charge
0 этим напр жением конденсатора 36. Значение выхода компаратора 40 в фазе стробировани не играет роли. Когда заканчиваетс врем интегрировани , т.е. отсчитано врем зар дки конденсатора 360 by this voltage of the capacitor 36. The output value of the comparator 40 in the gating phase does not matter. When the integration time is over, i.e. counted off the charging time of the capacitor 36
5 первым счетчиком 9 и на выходе его четвертого разр да по вл етс логическа единица , фаза стробировэни переключаетс на фазу списывани .5, the first counter 9 and the output of its fourth bit appear in a logical unit, the gating phase is switched to the decommissioning phase.
0 Сигнал Сброс устанавливает в исходное нулевое состо ние первый 9, второй 10 и третий 11 счетчики. Далее сигнал с шестого выхода узла 22, поступает на его вход (не показано ) и снимает сигнал Сброс (защелкиваетс 0 Signal Reset sets the initial zero state to the first 9, second 10 and third 11 counters. Next, the signal from the sixth output of node 22 enters its input (not shown) and removes the reset signal (snaps into
5 внутренний триггер узла 22). На первый выход коммутатора 33 подаетс опорное напр жение с входа 51, а на второй вход - состо ние Обрыв. Этим положительным напр жением разр жаетс конденсатор 365 internal trigger node 22). The first output of the switch 33 is supplied with the reference voltage from the input 51, and the second input is connected to the Open state. This positive voltage discharges the capacitor 36
0 интегратора 35. Как только напр жение на конденсаторе 36 упадет до нул , срабатывает компаратор 40 и с его выхода- на вход узла 22 поступает уровень логического нул , который прекращает поступление тактовых0 of the integrator 35. As soon as the voltage on the capacitor 36 drops to zero, the comparator 40 is triggered and from its output to the input of the node 22 a level of logical zero arrives, which stops the clock flow
5 импульсов с выхода генератора 14 на счетный вход второго счетчика 10. Этот момент фиксирует конец преобразовани . На выход 56 устройства поступает сигнал Требование , получив который, процессор через устройство параллельного обмена считывает состо ние выходов 54 и 55 устройства.5 pulses from the output of the generator 14 to the counting input of the second counter 10. This moment fixes the end of the conversion. The output 56 of the device receives the signal Requirement, having received which, the processor reads the state of the outputs 54 and 55 of the device through the parallel exchange device.
Затем описанный цикл работы повтор етс с закачкой импульса в ту же основную возбуждающую обмотку и считыванием информации с второй (а не с первой, как было в предыдущем цикле) основной считывающей обмотки. Те же самые операции выполн ютс с задействием остальных обмоток. По результатам четырех основных считанных значений и четырех дополнительных считанных значений определ ютс координаты считываемой точки.Then, the described cycle of operation is repeated with the injection of a pulse into the same main exciting winding and reading information from the second (and not the first, as it was in the previous cycle) main read winding. The same operations are performed using the remaining windings. Based on the results of the four main read values and the four additional read values, the coordinates of the read point are determined.
В конце каждого цикла работы процессор (не показан) устанавливает на вход Пуск нулевое значение сигнала, а затем, дела Пуск, снова устанавливает единичный уровень, и все комбинации по фазам работы повтор ютс согласно логике, прин той в узле 22.At the end of each work cycle, the processor (not shown) sets the Start input to a zero signal value, and then, starting the Start program, again sets the unit level, and all combinations of the work phases are repeated according to the logic received at node 22.
При установлении уровн логического нул , поступающего с устройства параллельного обмена, на вход 49-1 выбора типа измерени (тип измерени становитс инверсным ), устройство работает аналогичным образом. Исключение составл ет то, что в первые 0,5 периода на выход коммутатора 24 поступает уровень напр жени +15 В, так как в этот момент на его первом и втором управл ющих входах соответственно уровень логической единицы и уровень логического нул (на третьем управл ющем входе - уровень логического нул ). Во вторые 0,5 периода на выход коммутатора 24 поступает уровень -15 В, так как в этот момент на его первом, втором и третьем управл ющих входах - уровни логического нул . Информаци считывающих обмоток через соответствующие входы и выходы коммутатора 8 и 25 поступает на входы инструментального усилител 27, так как состо ние первого управл ющего входа коммутатора 25 измен етс на нулевое. При пр мом измерении на первый и второй информационные входы инструментального усилител 27 считывающие обмотки через коммутатор 25 подключаютс пр мо, т.е., например, первый выход считывающей обмотки к первому входу инструментального усилител 27, второй выход - к второму входу инструментального усилител 27, а при инверсном - наоборот: первый выход этой же считывающей обмотки к второму входу инструментального усилител 27, а второй выход - к первому входу инструментального усилител 27.When establishing the level of logical zero coming from the parallel exchange device to the input 49-1 of the measurement type selection (the measurement type becomes inverse), the device operates in the same way. An exception is that in the first 0.5 periods, the output of the switch 24 receives a voltage level of +15 V, since at this moment the first and second control inputs, respectively, have a logic level and a logic zero level (on the third control input). input - the level of logical zero). In the second 0.5 period, the output of the switch 24 is at a level of -15 V, since at this moment at its first, second and third control inputs there are levels of logical zero. The information of the read windings through the respective inputs and outputs of the switch 8 and 25 is fed to the inputs of the instrumental amplifier 27, since the state of the first control input of the switch 25 is changed to zero. In direct measurement, the first and second information inputs of the instrumental amplifier 27 read windings through the switch 25 are connected directly, i.e., for example, the first output of the read winding to the first input of the instrumental amplifier 27, the second output to the second input of the instrumental amplifier 27, and in case of inversion - the opposite: the first output of the same reading winding to the second input of the instrumental amplifier 27, and the second output to the first input of the instrumental amplifier 27.
При поступлении на вход 49-2 выбора вида измерени уровн логического нул с устройства параллельного обмена вид измерени становитс измерением нул . Этот логической нуль поступает на входы разрешени коммутаторов 24 и 25 и отключает ихUpon arrival at the input 49-2 of the selection of the level measurement type logical zero from the parallel exchange device, the measurement type becomes the measurement zero. This logical zero enters the enable inputs of the switches 24 and 25 and turns them off.
выходы от входов в состо ние Обрыв. При этом производимое контрольное измерение производит учет напр жени смещени операционных усилителей фильтров 28 и 29,outputs from inputs to breakaway state. At the same time, the produced control measurement takes into account the bias voltage of the operational amplifiers of the filters 28 and 29,
суммирующего усилител 27 и фазового детектора 26. Это позвол ет вести учет медленных изменений параметров элементов тракта измерени , вызванных дрейфом операционных усилителей, например, при из0 менени х температуры, что также повышает точность определени координат считываемых геометрических точек, а также позвол ет исключить ручную регулировку напр жений смещени нул элементовsumming amplifier 27 and phase detector 26. This allows you to keep records of slow changes in the parameters of the measurement path elements caused by the drift of operational amplifiers, for example, when temperature changes, which also improves the accuracy of determining the coordinates of readable geometric points, and also eliminates manual adjustment displacement of zero elements
5 тракта измерени , так как это значение автоматически с определенной частотой контролируетс при измерении нул .5 of the measurement path, since this value is automatically monitored with a certain frequency when measuring zero.
Адресный вход 50 подключаетс к устройству параллельного обмена и позвол етAddress entry 50 is connected to a parallel exchange device and allows
0 измен ть коэффициент усилени инструментального усилител 27, что позвол ет оперативно измен ть этот коэффициент при недостаточном или излишнем усилении, что также позвол ет повысить точность измере5 ни так как позвол ет при малых значени х входного сигнала измер ть их с необходимым усилением.0, the gain of the instrumental amplifier 27 is changed, which allows this coefficient to be quickly changed in case of insufficient or excessive gain, which also improves the accuracy of the measurement, since it allows measuring them with the necessary gain for small values of the input signal.
Конструктивное выполнение съемника координат (фиг.2) позвол ет часть функцийConstructive execution of the coordinate remover (Fig.2) allows some of the functions
0 клавиатуры программиста, необходимых при считывании геометрических координат, передать съемнику 6 координат.0 programmer keyboards, required when reading geometric coordinates, transfer 6 coordinates to the puller.
Частота стробировани при выполнении съемника 6 координат (фиг.2) должнаThe frequency of gating when performing the puller 6 coordinates (figure 2) should
5 быть различной. Это необходимо дл определени номера нажатого ключа коммутационного элемента 44. Нажатие какого-либо ключа 44 приводит к изменению резонансной частоты колебаний колебательного кон0 тура съемника 6 координат. Частота настройки колебательного контура без нажати коммутационных элементов равн етс центральной частоте стробировани (ц.ч.), Дл понимани сущности работы уст5 ройства выбрано три стробирующие частоты: ц.ч. - центральна частота; в.ч. - высока частота; н.ч, - низка частота и соответственно два коммутационных элемента на съемнике координат. При этом стробирова0 ние производитс поочередно всеми трем стробирующими частотами. Если частота стробировани совпадает с частотой настройки колебательного контура, сигнал получаетс максимальным, если не совпада5 ет - минимальным,5 be different. This is necessary to determine the number of the pressed key of the switching element 44. Pressing any key 44 leads to a change in the resonant frequency of the oscillations of the oscillatory configuration of the puller 6 coordinates. The frequency of tuning the oscillatory circuit without pressing the switching elements is equal to the central frequency of gating (c.). To understand the essence of the operation of the device, three gating frequencies were selected: c. - central frequency; incl. - high frequency; n.ch, - low frequency and, accordingly, two switching elements on the coordinate remover. In this case, gating is performed alternately with all three gating frequencies. If the sampling frequency coincides with the tuning frequency of the oscillating circuit, the signal is obtained as high as possible, if not equalized - as low as
Таким образом, при стробировании входного сигнала трем стробирующими частотами можно однозначно определить, нажат какой-либо коммутационный элемент и какой именно нажат. Частота стробироеани измен етс после закачки четырех импульсов тока в первую и вторую основные возбуждающие обмотки и четырех импульсов тока в первую и вторую дополнительные возбуждающие обмотки.Thus, when gating the input signal with three gating frequencies, it is possible to unambiguously determine whether a switching element is pressed and which one is pressed. The frequency of strobe changes after the injection of four current pulses into the first and second main exciting windings and four current pulses into the first and second additional exciting windings.
(При определении геометрических координат стробирование должно осуществл тьс центральной частото й). Дл определени номера нажатого коммутационного элемента выбираетс така комбинаци возбуждающей и считывающей обмотки, при которой входной сигнал максимален . Затем производитс стробирование этого сигнала высокой и низкой частотами. Стробирующие частоты вырабатываютс узлом 22 в соответствии с логикой его работы. После того, как с выхода узла 22 снимаетс сигнал Разв зка, затем снимаетс сигнал Сброс описанным образом, а второй 10 и третий 11 счетчики начинают считать снова. Как только второй 10 и третий 11 счетчики досчитают до величины, соответствующей 0,5 периода стробирующей частоты , вырабатываетс единичный уровень на третьем выходе узла 22 сигнала Строб, который поступает на синхровход триггера 16 и устанавливает его в единичное состо ние , так как на его установочных входах и информационном входе уровень логической единицы. Сигнал Строб вырабатываетс малой длительности, так как второй 10 и третий 11 счетчики считывают не останавлива сь . При этом на выход коммутатора 24 коммутируетс напр жение плюсовой шины аналогового питани (+15 В). Второй 10 и третий 11 счетчики продолжают считать дальше и просчитывают еще 0,5 периода стробирующей частоты, т.е. это врем отсчета одного периода. Когда досчитывают, снова вырабатываетс сигнал Строб малой длительности и сигнал Сброс, устанавливающий второй 10 и третий 11 счетчики в исходное состо ние. Второй 10 и третий 11 счетчики снова отсчитывают сначала 0,5 периода , а затем еще 0,5 периода стробирующей частоты, как было описано. При этом сигналы с инверсного выхода триггера 16, поступа через элемент И 12 на счетный вход первого счетчика 9, заполн ют его, наращива до двоичной восьмерки (двоичный код 1000). Сигнал выхода четвертого разр да первого счетчика поступает единичным уровнем на вход узла 22, при этом устанавливаютс единичные уровни сигналов ФЦО и ФЦ1, т.е. мен етс фаза работы устройства. Таким образом, счетчики 10 и 11 отсчитывают восемь периодов стробирующей частоты. Это означает, что закончилось врем интегрировани .(When determining the geometric coordinates, gating should be carried out at the center frequency). To determine the number of the pressed switching element, such a combination of exciting and reading winding is selected, at which the input signal is maximum. Then, gating of this signal by high and low frequencies is performed. Gating frequencies are generated by node 22 in accordance with the logic of its operation. After the release signal is removed from the output of node 22, then the Reset signal is removed in the manner described, and the second 10 and third 11 counters begin to count again. As soon as the second 10 and third 11 counters count to a value corresponding to 0.5 period of the gate frequency, a single level is produced at the third output of the node 22 of the Strobe signal, which arrives at the synchronous input of the trigger 16 and sets it to the single state, since inputs and information input level logical units. The Strobe signal is generated for a short duration, as the second 10 and third 11 counters read without stopping. At the same time, the output of the switch 24 is switched by the voltage of the positive analog power bus (+15 V). The second 10 and third 11 counters continue to count further and calculate another 0.5 period of the gate frequency, i.e. This is the time period of one period. When it is counted, the Strobe signal of short duration is again generated and the Reset signal sets the second 10 and third 11 counters to the initial state. The second 10 and third 11 counters again count the 0.5 period first, and then another 0.5 period of the gate frequency, as described. In this case, the signals from the inverse output of the trigger 16, entering through the element 12 at the counting input of the first counter 9, fill it up to the binary eight (binary code 1000). The output signal of the fourth bit of the first counter enters the unit level at the input of the node 22, and the unit levels of the FCT and FC1 signals, i.e. The phase of operation of the device varies. Thus, the counters 10 and 11 count eight periods of the gate frequency. This means that the integration time has expired.
При стробировании различными частотами врем подсчета восьми импульсов счетчиком 9 не одинаково (при стробировании высокой частотой оно минимально, при 5 стробировании низкой частотой - максимально ). Дл того, чтобы врем интегрировани при стробировании различными частотами было одинаковым, по окончании отсчета счетчиком 9 восьми импульсов узелWhen gating with different frequencies, the counting time of eight pulses by the counter 9 is not the same (when gating with a high frequency, it is minimal, with 5 gating with a low frequency - maximum). In order for the integration time when gating with different frequencies to be the same, at the end of the countdown by the counter 9 eight pulses the node
0 22 ждет кода, в котором разница времени учитываетс , т.е. делает врем интегрировани одинаковым. При этом на выход коммутатора 24 первые 0,5 периода подаетс минус 15 В, а вторую половину периода 5 плюс 15 В. Счетчик 9 сбрасываетс в исходное состо ние единичным уровнем выхода элемента И 18 в момент, когда на его первом, и втором входах уровни логической единицы , т.е. сигналы ФЦО и Сброс наход тс 0 22 waits for a code in which the time difference is taken into account, i.e. makes the integration time the same. At the same time, the output of the switch 24 is the first 0.5 periods minus 15 V, and the second half of the period 5 plus 15 V. The counter 9 is reset to the initial state by the unit output level of the And 18 element at the moment when its first and second inputs logical unit, i.e. FCF and Reset signals are
0 в состо нии логической единицы). Плюс, минус 15 В, коммутируемые на выход коммутатора 24, через делитель напр жени 30 преобразуютс в плюс, минус 10 В и поступают на второй вход фазового детектора 26,0 in the state of logical unit). Plus, minus 15 V, switched to the output of switch 24, through voltage divider 30, are converted to plus, minus 10 V and fed to the second input of phase detector 26,
5 на вход которого поступает сигнал с выхода инструментального усилител 32. На выходе фазового детектора 26 формируетс либо положительный, либо отрицательный сиг нал с амплитудой и фазой, завис щими от5 to the input of which a signal is output from the output of the instrumental amplifier 32. At the output of the phase detector 26, either a positive or a negative signal is generated with amplitude and phase depending on
0 расположени съемника координат на плоскости планшета 1. Этот сигнал поступает на суммирующий усилитель 32 и суммируетс с напр жением с выхода 51. В результате суммировани весь сигнал уходит в отрица5 тельную область значений. С выхода суммирующего усилител 32 сигнал поступает на вход коммутатора 33 и коммутируетс на его выход в момент, когда сигналы ФЦО и ФЦ1 примут соответственно нулевое и0 location of the puller coordinates on the plane of the tablet 1. This signal is fed to the summing amplifier 32 and is summed with the voltage from the output 51. As a result of the summation, the entire signal goes into the negative range of values. From the output of summing amplifier 32, the signal arrives at the input of switch 33 and is switched to its output at the moment when the signals of the FCT and FCI are zero and
0 единичное значени . В момент, когда значени этих сигналов соответственно равны нулевым значени м и когда значение сигнала ФЦО равно единичному уровню, а ФЦ1 - нулевому, на первый выход коммутатора0 unit value. At the moment when the values of these signals are equal to zero, respectively, and when the value of the FC signal is equal to a single level, and FC 1 is zero, the first output of the switch
5 33 подаетс уровень аналоговой земли, а на второй выход - сигнал выхода интегратора 35. при этом конденсатор 36 закорачиваетс через резистор 37.5 33, the analog ground level is applied, and the second output is the output signal of the integrator 35. The capacitor 36 is short-circuited through the resistor 37.
Таким образом, с выхода суммирующе0 го усилител 32 напр жение поступает на операционный усилитель 34, включенный в режим повторител , а с его выхода -- на второй вход интегратора 35. При этом происходит зар д этим напр жением конденса5 тора 36 (значение выход компаратора 40 в фазе стробировани не играет роли). Когда заканчиваетс врем интегрировани (т.е. отсчитано врем зар дки кондкнсатора 36 счетчиком 9 и на выходе его четвертого разр да по вл етс логическа единица), фазаThus, from the output of the summing amplifier 32, the voltage goes to the operational amplifier 34, included in the repeater mode, and from its output - to the second input of the integrator 35. At the same time, this voltage of the capacitor 36 is charged (the value of the comparator output 40 in the gating phase does not matter). When the integration time is over (i.e., the charging time of the condenser 36 by the counter 9 is counted and a logical unit appears at the output of the fourth bit), the phase
стробироваои переключаетс на фазу списывани . Сигнал Сброс устанавливает в исходное нулевое состо ние первый 9, второй 10 и третий 11 счетчики. На первый выход коммутатора 33 подаетс опорное напр жение , а на второй выход - состо ние Обрыв. Этим положительным напр жением разр жаетс конденсатор 36 интегратора 35. Как только напр жение на конденсаторе 36 упадает до нул , срабатывает компаратор 40 и с его выхода на узел 22 поступает уровень логического нул , который прекращает поступление тактовых импульсов с выхода генератора 14 на счетный вход второго счетчика 10. Этот момент фиксирует конец преобразовани . На выход 53 устройства поступает сигнал Требование , получив который, процессор через устройство параллельного обмена - считывает состо ние выходов 55 и 56 устройства .strobing switches to the cheating phase. The Reset signal sets the first 9, second 10, and third 11 counters to the initial zero state. A reference voltage is applied to the first output of the switch 33, and a break state is supplied to the second output. This positive voltage discharges the capacitor 36 of the integrator 35. As soon as the voltage on the capacitor 36 drops to zero, the comparator 40 is triggered and from its output the node 22 receives a logic zero level, which stops the flow of clock pulses from the output of the generator 14 to the counting input of the second counter 10. This moment fixes the end of the conversion. The output 53 of the device receives the signal Requirement, upon receiving which, the processor, through a parallel exchange device, reads the state of the outputs 55 and 56 of the device.
Затем описанный цикл работы повтор етс с закачкой импульса в ту же основную возбуждающую обмотку и считыванием информации с второй (а не с первой, как было в предыдущем цикле) основной считывающей обмотки. Те же самые операции выполн ютс с задействием остальных обмоток. По результатам четырех основных и четырех дополнительных считанных значений определ ютс координаты считываемой точки.Then, the described cycle of operation is repeated with the injection of a pulse into the same main exciting winding and reading information from the second (and not the first, as it was in the previous cycle) main read winding. The same operations are performed using the remaining windings. Based on the results of the four main and four additional read values, the coordinates of the read point are determined.
В конце каждого цикла работы процессор (не показан) устанавливает на вход Пуск нулевое значение сигнала, а затем, дела Пуск, снова устанавливает единичный уровень, и все комбинации по фазам работы повтор ютс .At the end of each cycle of operation, the processor (not shown) sets the Start input to a zero signal value, and then, starting up, sets a single level again, and all combinations of the phases of work are repeated.
Формул аа изобретени 1. Устройство дл считывани графической информации, содержащее планшет с координатными шинами, входы которых подключены к одним выходам соответствующих ключей, другие выходы которых соединены с информационными входами первого коммутатора, адресный вход которого вл етс первым адресным входом устройства , а управл ющий вход подключен к первому выходу блока управлени , второй коммутатор, информационные входы которого подключены к выходам соответствующих координатных шин планшета , а адресный вход вл етс вторым адресным входом устройства, первый счетчик , синхронизирующий вход которого вл етс первым синхронизирующим входом устройства, установочный вход подключен к второму выходу блока управлени , первый выход первого счетчика вл етс первым информационным выходом устройства, а второй выход соединен с первым тактирующим входом блока управлени , элемент И, один вход которого подключен к третьему выходу блока управлени , а выход соединен со счетным входом первого счетчика, второйFormulas of the invention 1. A device for reading graphic information containing a tablet with coordinate buses, the inputs of which are connected to one outputs of the corresponding keys, the other outputs of which are connected to the information inputs of the first switch, whose address input is the first address input of the device, and the control input connected to the first output of the control unit, the second switch, the information inputs of which are connected to the outputs of the corresponding coordinate tires of the tablet, and the address input is W The red address input device, the first counter whose synchronization input is the first synchronization input of the device, the setup input is connected to the second output of the control unit, the first output of the first counter is the first information output of the device, and the second output is connected to the first clock input of the control unit, element And, one input of which is connected to the third output of the control unit, and the output is connected to the counting input of the first counter, the second
счетчик, установочный вход которого подключен к четвертому выходу блока управлени , счетный вход соединен с п тым выходом блока управлени , синхронизирующий вход подключен к первому синхрони0 зирующему входу устройства, а выход соединен с информационным входом блока управлени и вл етс вторым информационным выходом устройства, пороговый блок и съемник координат, отличающеес the counter, the setup input of which is connected to the fourth output of the control unit, the counting input is connected to the fifth output of the control unit, the synchronization input is connected to the first synchronizing input of the device, and the output is connected to the information input of the control unit and is the second information output of the device, the threshold unit and coordinate remover, different
5 тем, что, с целью повышени точности и надежности устройства, оно содержит третий счетчик, счетный вход которого соединен с выходом переполнени второго счетчика, установочный вход подключен к5 in that, in order to improve the accuracy and reliability of the device, it contains a third counter, the counting input of which is connected to the overflow output of the second counter, the setup input is connected to
0 четвертому выходу блока управлени , синхронизирующий вход соединен с первым синхронизирующим входом устройства, а выход подключен к информационному входу блока управлени и вл етс вторым ин5 формационным выходом устройства, дискриминатор сигналов считывани , информационные входы которого подключены к выходам второго коммутатора, управл ющие входы соединены с третьим и шестым0 to the fourth output of the control unit, the synchronization input is connected to the first synchronization input of the device, and the output is connected to the information input of the control unit and is the second informational output of the device, the discriminator of read signals, the information inputs of which are connected to the outputs of the second switch, the control inputs are connected to third and sixth
0 выходами блока управлени , адресные входы вл ютс третьим, четвертым и п тым адресными входами устройства, а выход подключен к первому информационному входу порогового блока, второй информаци5 онный вход которого вл етс информационным входом устройства, управл ющие входы порогового блока подключены к седьмому и восьмому выходам блока управлени , а выход соединен с вторым0 outputs of the control unit, the address inputs are the third, fourth and fifth address inputs of the device, and the output is connected to the first information input of the threshold unit, the second information input of which is the information input of the device, the control inputs of the threshold block are connected to the seventh and eighth the outputs of the control unit, and the output is connected to the second
0 тактирующим входом блока управлени , первый синхронизирующий вход которого подключен к первому синхронизирующему входу устройства, второй синхронизирующий вход вл етс вторым синхрониэирую5 щим входом устройства, первый и второй установочные входы блока управлени вл ютс первым и вторым установочными входами устройства.The 0 clock input of the control unit, the first clock input of which is connected to the first clock input of the device, the second clock input is the second synchronized input of the device, the first and second setup inputs of the control unit are the first and second setup inputs of the device.
2. Устройство поп.1,отличающее0 с тем, что блок управлени содержит первый триггер, синхровход которого соединен с выходом генератора импульсов, установочный вход вл етс первым синхронизирующим входом блока, информационный2. Pop-up device 1, characterized in that the control unit contains the first trigger, the synchronous input of which is connected to the output of the pulse generator, the setup input is the first clock input of the unit, the information
5 вход вл етс вторым синхронизирующим входом блока, а выход подключен к первому управл ющему входу логического узла, первый тактирующий вход которого вл етс первым тактирующим входом блока, информационный вход вл етс информациейным входом блока, второй тактирующий вход вл етс вторым тактирующим входом блока, первый и второй установочные входы логического узла вл ютс первым и вторым установочными входами блока, первый эле- мент И, один вход которого подключен к первому выходу логического узла, другой вход соединен с выходом генератора импульсов , а выход вл етс п тым выходом блока управлени , первый элемент НЕ, вход которого подключен к второму выходу логического узла, а выход соединен с одним установочным входом второго триггера, информационный вход которого подключен к его выходу, второй установочный вход вто- рого триггера соединен с первым синхронизирующим входом блока, а синхровход с третьим выходом логического узла, выход второго триггера вл етс третьим выходом блока управлени , второй элемент И, входы которого подключены к четвертому и п тому выходам логического узла, а выход вл етс вторым выходом блока управлени , второй элемент НЕ, вход которого соединен с п тым выходом логического узла, а выход под- ключей к одному входу элемента И-НЕ, другой вход которого соединен с шестым выходом логического узла, а выход вл етс шестым выходом блока управлени , при этом второй выход логического узла вл ет- с первым выходом блока управлени , четвертый выход логического узла вл етс четвертым выходом блока управлени , а п тый и шестой выходы логического узла вл ютс седьмым и восьмым выходами блока управлени .Input 5 is the second clock input of the block, and the output is connected to the first control input of the logic node, the first clock input of which is the first clock input of the block, the information input is the information input of the block, the second clock input is the second clock input of the block, the first and the second installation inputs of the logical node are the first and second installation inputs of the block, the first And element, one input of which is connected to the first output of the logical node, the other input is connected to the output pulse generator, and the output is the fifth output of the control unit, the first element is NOT, the input of which is connected to the second output of the logic node, and the output is connected to one setup input of the second trigger, whose information input is connected to its output, the second setup input of the second the trigger is connected to the first synchronization input of the block, and the synchronous input with the third output of the logic node, the output of the second trigger is the third output of the control unit, the second AND element, whose inputs are connected to the fourth and fifth the outputs of the logical node, and the output is the second output of the control unit, the second element is NOT, the input of which is connected to the fifth output of the logical node, and the output of the subkey to one input of the NAND element, the other input of which is connected to the sixth output of the logical node, and the output is the sixth output of the control unit, the second output of the logical node is with the first output of the control unit, the fourth output of the logical node is the fourth output of the control unit, and the fifth and sixth outputs of the logical node are the seventh and eighth m outputs of the control unit.
3 Устройство по п. 1, о т л и ч а ю щ е е- с тем, что дискриминатор сигналов считывани содержит первый коммутатор, первый и второй управл ющие входы которого вл ютс управл ющими входами дискриминатора , первый и второй адресные входы вл ютс первым и вторым адресными входами дискриминатора, а выход соединен с входом делител напр жени , выход кото- 3 The device according to claim 1, wherein the discriminator of read signals comprises a first switch, the first and second control inputs of which are the control inputs of the discriminator, the first and second address inputs are the first and second address inputs of the discriminator, and the output is connected to the input of the voltage divider, the output of which
рого подключен к входу первого фильтра, второй коммутатор, информационные входы которого вл ютс информационными входами дискриминатора, адресные входы подключены к первому и второму адресным входам коммутатора, а выходы соединены с одними входами усилител , другие входы которого вл ютс третьим адресным входом дискриминатора, а выход подключен к входу второго фильтра, выход которого соединен с одним информационным входом фазового детектора, другой информационный вход которого подключен к выходу первого фильтра, а выход вл етс выходом дискриминатора.connected to the input of the first filter, the second switch, whose information inputs are the information inputs of the discriminator, the address inputs are connected to the first and second address inputs of the switch, and the outputs are connected to one amplifier input, the other inputs of which are the third address input of the discriminator, and the output connected to the input of the second filter, the output of which is connected to one information input of the phase detector, another information input of which is connected to the output of the first filter, and the output is the output of the discriminator.
4.Устройство по п.1, о т л и ч а ю щ е е- с тем, что пороговый блок содержит первый усилитель, входы которого вл ютс первым и вторым информационными входами порогового блока, а выход соединен с первым информационным входом коммутатора , второй информационный вход которого подключен к второму информационному входу порогового блока, управл ющие входы коммутатора вл ютс управл ющими входами порогового блока, третий информационный вход коммутатора соединен с выходом интегратора, второй усилитель, вход которого подключен к первому выходу коммутатора , второй выход которого соединен с первым входом интегратора, другой вход которого подключен к выходу второго усилител , компаратор, вход которого соединен с выходом интегратора, а выход вл етс выходом порогового блока4. The device according to claim 1, wherein the threshold unit comprises a first amplifier, the inputs of which are the first and second information inputs of the threshold unit, and the output is connected to the first information input of the switch, the second information input of which is connected to the second information input of the threshold unit, the control inputs of the switch are the control inputs of the threshold unit, the third information input of the switch is connected to the output of the integrator, the second amplifier whose input is connected to the first output row switch, the second output of which is connected to the first input of the integrator, the other input of which is connected to the output of the second amplifier, a comparator, whose input is connected to the output of the integrator, and the output is the output of the threshold unit
5.Устройство поп.1,отличающее- с тем, что съемник координат содержит обмотку индуктивности, концы которой соединены с опорным емкостным элементом, ключи, входы которых соединены с одним концом обмотки индуктивности, а выходы подключены к соответствующим емкостным элементам группы, соединены с другим концом обмотки индуктивности.5. Pop-1 device, characterized in that the coordinate remover contains an inductance winding, the ends of which are connected to the supporting capacitive element, keys whose inputs are connected to one end of the inductance winding, and the outputs are connected to the corresponding capacitive elements of the group, connected to another the end of the winding inductance.
«2“2
кto
§§
мm
5555
Фиг. IFIG. I
4343
ЩU
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894724810A SU1683046A1 (en) | 1989-07-26 | 1989-07-26 | Graphic information reader |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894724810A SU1683046A1 (en) | 1989-07-26 | 1989-07-26 | Graphic information reader |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1683046A1 true SU1683046A1 (en) | 1991-10-07 |
Family
ID=21463747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU894724810A SU1683046A1 (en) | 1989-07-26 | 1989-07-26 | Graphic information reader |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1683046A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2610298C1 (en) * | 2015-08-17 | 2017-02-08 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Controlled switch of voltages carrying information |
-
1989
- 1989-07-26 SU SU894724810A patent/SU1683046A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 894751, кл. G 06 К 11/06, 1976. Патент US № 3819857, кл. 178-19, опублик. 1974. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2610298C1 (en) * | 2015-08-17 | 2017-02-08 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Controlled switch of voltages carrying information |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4005479A (en) | Phase locked circuits | |
| SU1683046A1 (en) | Graphic information reader | |
| US4157500A (en) | Multiperiodical phasemeter | |
| US4722094A (en) | Digital rate detection circuit | |
| SU1358063A1 (en) | Digital phase-frequency comparator | |
| SU1751693A1 (en) | Device for measuring attenuation non-uniformity of electromechanical filters | |
| SU1553920A1 (en) | Digital phase meter of instantaneous values | |
| SU1652938A1 (en) | Phase calibrator | |
| RU2125736C1 (en) | Vernier meter of time interval sequence | |
| SU1385230A1 (en) | Frequency multiplier | |
| SU790303A1 (en) | Two-channel harmonic signal switching device | |
| SU1716603A1 (en) | Multichannel angle-to-time interval converter | |
| SU993156A1 (en) | Device for measuring volt-farad characteristics | |
| SU1637022A2 (en) | Digital frequency synthesizer | |
| SU1474839A1 (en) | Monitor of dynamic parameters of anlog-to-digital converter | |
| SU1681382A1 (en) | Digital frequency synthesizer | |
| SU1415471A1 (en) | Device for determining the main resonance frequency of speaker head | |
| SU1647892A1 (en) | Automatic frequency control device | |
| SU789855A1 (en) | Apparatus for time coupling to extremum values of harmonic signal | |
| SU960725A1 (en) | Device for determination of resonance characteristic frequency and quality factor | |
| SU1539999A2 (en) | Automatic frequency ring-tuning device | |
| SU743207A1 (en) | Device for synchronizing signals of v-shape frequency modulation | |
| SU708498A1 (en) | Staicase voltage generator | |
| SU1088037A1 (en) | Chess-clock | |
| SU1415198A1 (en) | Digital phase meter of instantaneous values |