SU1672579A2 - Устройство синхронизации по циклам - Google Patents

Abstract

Изобретение относитс  к радиотехнике и может использоватьс  в системах передачи дискретных сообщений и в системах с цифровыми методами модул ции аналоговых сигналов. Цель изобретени  - сокращение времени восстановлени  синхронизма. Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель - распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутстви  синхронизма, формирователь 8 сигналов фазировани  и триггер 9. Цель достигаетс  введением счетчика 10 и дополнительного делител  - распределител  11. 3 ил.

Description

Изобретение относитс  к радиотехнике и может использоватьс  в системах передачи дискретных сообщений и в системах с цифровыми методами модул ции аналоговых сигналов.

Целью изобретени   вл етс  сокращение времени восстановлени  синхронизма.

На фиг. 1 представлена структурна  электрическа  схема устройства синхронизации по циклам; на фиг.2 и 3 - временные диаграммы работы устройства в режиме восстановлени  циклового синхронизма при наличии одного лишнего тактового импульса и при пропуске одного тактового импульса .

Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель - распределитель 5, второй анализатор 6 ошибок , обнаружитель 7 отсутстви 

синхронизма, формирователь 8 сигналов фазировани , триггер 9, счетчик 10 и дополнительный делитель - распределитель 11.

Устройство синхронизации по циклам работает следующим образом.

На выходе олознавател  1 синхрогруппы образуютс  сигналы откликов как на син- хрогруппу, так и на кодовые группы информационного сигнала, сходные с синхрогруппой .

Сигналы откликов с выхода олознавате- л  1 синхрогруппы поступают на первые входы первого и второго анализаторов 2 и б ошибок. На вторые входы первого и второго анализаторов 2 и 6 ошибок поступают сигналы опробовани  с выходов соответственно делител  3 частоты (см. фиг.2,3д) и делител  - распределител  5 (см. фиг.2,3).

Каждый из анализаторов 2 и 6 ошибок вырабатывает на своем первом выходе сигнал правильного приема (см. фиг.2.Зги) отЈ

О Ч О

:л

XJ

о

45

клика опознавател  1 синхрогруппы на синхрогруппу в случае, когда сигнал опробовани  совпадает по времени с откликом опознавател  1 синхрогруппы. Если в момент прихода сигнала опробовани  сигнал отклика опознавател  1 синхрогруппы отсутствует , то в этот момент на втором выходе соответствующего анализатора (2 или 6) ошибок формируетс  сигнал ошибки.

Первый анализатор 2 ошибок, делитель 3 частоты и решающий узел 4 служат дл  быстрого обнаружени  отсутстви  синхронизма , поиска и фиксации нового состо ни  синхронизма. При приходе подр д некоторого небольшого числа сигналов ошибки с выхода первого анализатора 2 ошибок (см. фиг.2, Зд) решающий узел 4 переходит в режим поиска синхронизма и формирует управл ющий сигнал (см. фиг.2, Зв), разрешающий управление делителем 3 частоты сигналами с выхода первого анализатора 2 ошибок. Остановка делител  3 частоты осуществл етс  по первому сигналу ошибки (см. фиг,2, Зд), а запуск - по сигналу правильного приема синхрогруппы (см. фиг.2, Зг).

После нахождени  делителем 3 частоты нового состо ни  синхронизма и прихода подр д некоторого числа сигналов правильного приема отклика опознавател  1 синхрогруппы решающий узел 4 переходит в режим фиксации синхронизма и формирует управл ющий сигнал, обеспечивающий безостановочную работу делител  3 частоты, а также сигнал (см. фиг.2, Зж), подготавливающий формирователь 8 сигналов фазировани  к сравнению фаз делител  3 частоты и делител  - распределител  б.

На входы обнаружител  7 отсутстви  синхронизма приходит сигнал правильного приема (см. фиг.2,3и) и сигнал ошибки (см. .фиг.2, Зк) с выходов второго анализатора 6 ошибок. На выходе обнаружител  7 отсутстви  синхронизма формируетс  сигнал отсутстви  синхронизма, когда на его вход поступит подр д М сигналов ошибки. Сигналом отсутстви  синхронизма запускаетс  на счет счетчика 10, а триггер 9 устанавливаетс  в положение (см. фиг.2, Зл), разрешающее сравнение фаз делител  3 частоты и делител  - распределител  5 в формирователе 8 сигналов фазировани .

При установленном триггере 9 (см, фиг.2, Зд) и при наличии на выходе решающего узла 4 сигнала (см. фиг.2, Зж), подготавливающего формирователь 8 сигналов фазировани , формирователь 8 сигналов фазировани  осуществл ет сравнение фаз делител  3 частоты и делител  - распределител  5. В случае расхождени  фаз делител  3 частоты и делител  - распределител  5 в формирователе 8 сигналов фазировани  формируетс  сигнал (см. фиг.2, Зм), производ щий установку фазы делител  - распределител  5 ч соответствии с фазой делител  3 частоты, а также формируетс  сигнал, осуществл ющий сброс триггера 9 и инерцион- ного обнаружител  7 отсутстви  синхронизма. При совпадении фаз делител 

0 3 частоты и делител  - распределител  5 формирователь 8 сигналов фазировани  формирует только один сигнал, производ - щий сброс триггера 9 и обнаружител  7 отсутстви  синхронизма.

5После запуска счетчика 10 сигналом с

выхода обнаружител  7 отсутстви  синхронизма счетчик 10 начинает считать импульсы тактовой частоты (см. фиг.З, 4а) и формирует на своем выходе сигнал (см.

0 фиг.2, Зм) логической единицы. По истечении К тактовых интервалов (К - коэффициент счета счетчика 10) счетчик 10 прекращает счет, переходит в режим Остановка и формирует на своем выходе сигнал

5 логического нул  (см. фиг.2, Зи). Счетчик 10 находитс  в этом режиме вплоть до прихода следующего запускающего сигнала с выхода обнаружител  7 отсутстви  синхронизма. Дополнительный делитель - распредели0 тель 11 при приходе нулевого управл ющего сигнала с выхода счетчика 10 игнорирует сигнал тактовой частоты (см. фиг.З, 4а), а пропускает на свой выход сигналы с установочных входов, т.е. сигналы с выхода дели5 тел  - распределител  5. При поступлении логической единицы на управл ющий вход дополнительного делител  - распределител  11 он игнорирует сигналы установленных входов, а продолжает считать сигнал такто0 вой частоты, начина  с того состо ни  (той фазы), которое было записано с установочных входов перед переходом управл ющего сигнала из нул  в единицу.

В засинхронизированном режиме, ког5 да сигналы опробовани  делител  3 частоты и делител  - распределител  5 совпадают с откликами опоэнавател  1 синхрогруппы на синхрогруппу, анализаторы 2 и 6 ошибок формируют только сигналы пра0 вильного приема. В этом случае решающий узел 4 находитс  в режиме фиксации синхронизма , обнаружитель 7 отсутстви  синхронизма и триггер 9 наход тс  в сброшенном состо нии, формирователь 8

5 сигналов фазировани  на разрешает сравнение фаз делител  3 частоты и делител  - распределител  5, счетчик 10 находитс  в режиме Остановка и выдает сигнал логического нул , в результате че.го фаза допол- нительного делител  - распределител  11

совпадает с фазой делител  - распределител  5. В этом режиме предлагаемое устройство работает так же, как и известное.

Если в засинхронизированном режиме из-за ошибок в канале св зи некоторые синхрогруппы оказываютс  искаженными, то решающий узел 4 может перейти в режим поиска синхронизма и заставить делитель 3 частоты останавливатьс  первым сигналом ошибки и запускатьс  первым сигналом правильного приема.

Однако в этом случае неправильна  установка делител  - распределител  5 чрезвычайно маловеро тна, поскольку дл  этого необходимо одновременное выполнение двух независимых маловеро тных условий. Во-первых, дл  обнаружени  отсутстви  синхронизма в обнаружителе 7 отсутстви  синхронизма необходимо, чтобы искаженными оказались М синхрогрупп подр д..Во- вторых, решающий узел 4 должен зафиксировать неправильное положение синхронизма, т.е. в информационном сигнале в нескольких циклах подр д на одних и тех же позици х цикла должны сформироватьс  группы сигнала, сходные с синхрогруппой .

Если обнаружитель 7 отсутстви  синхронизма не выдает сигнал обнаружени  отсутстви  синхронизма, то независимо от работы решающего узла 4 формирователь 8 сигналов фазировани  не разрешает сравнение фаз делител  3 частоты и делител  - распределител  5 и работа блока 5, 10 и 11 не отличаетс  от их работы в засинхронизированном режиме и отсутствии ошибок канала св зи.

Если обнаружитель 7 отсутстви  синхронизма вырабатывает ложный сигнал ота

сутстви  синхронизма, а решающий узел 4 фиксирует правильное состо ние синхронизма , то формирователь 8 сигналов фазировани  сравнивает фазы делител  3

5 частоты и делител  - распределител  5 и поскольку в этом случае они совпадают вырабатывает только импульс сброса обнаружител  7 отсутстви  синхронизма и триггера 9. Фаза делител  - распределите0 л  5 остаетс  неизменной. Счетчик 10 после по влени  сигнала на выходе обнаружител  7 отсутстви  синхронизма переходит в режим счета. В течение последующих К тактовых интервалов дополнительный делитель 5 распределитель 11 находитс  в режиме самосто тельного счета. Однако, поскольку фаза делител  - распределител  5 остаетс  неизменной, то и сигнал на выходе дополнительного делител  - распределител  11

0 не отличаетс  от сигнала на выходе делител  - распределител  5.

Claims (1)

1. Формула изобретени 

   5Устройство синхронизации по циклам

   по авт.св. Ns 544160, отличающеес  тем, что, с целью сокращени  времени восстановлени  синхронизма, введены счетчик и дополнительный делитель - распредели0 тель, тактовые входы которых соединены между собой и с тактовым входом делител  - распределител , дополнительные выходы которого соединены с соответствующими установочными входами дополни5 тельного делител  - распределител , к управл ющему входу которого подключен выход счетчика, к управл ющему входу которого подсоединен выход обнаружител  отсутстви  синхронизма.

   1234561

   а тлшлшгшшишпшшшгллдл

   п п п п п п п

   Фиг.2

   1254561 а ЯЛПШ1ЛЛЛЛПЛЛ ШГ1Ш1ШиТПЛЛЛЛЛЛЛ11Ш б п п п п п п п

   -Л.

   Л

   П

   тт.

   п

   л

   п

   Л П

   П