SU1640710A1 - Устройство дл цифровой фильтрации на основе дискретного преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к цифровой фильтрации, основанной на использовании быстрого преобразовани  Фурье. Целью изобретени   вл етс  повышение точности фильтрации во всем диапазоне анализируемых частот Цель достигаетс  тем, что в устройство дл  цифровой фильтрации на основе дискретного преобразовани  Фурье, содержащее генератор 1 гармонического (тестового ) сигнала, коммутатор 2, два канала , каждый из которых состоит из последовательно соединенных смесител  3 и АЦП 4, коммутатор 5, умножитель 6 комплексных чисел, первый блок 7 пам ти, блок БНФ 12, четыре умножител  13 - 1Ь, п ть сумматоров 23 - 27, четыре ключа 28-31, четыре регистра 32-35, детектор 36, блок 44 синхронизации , введены п тый 17, шестой 18, седьмой 19, восьмой 20, дев тый 21 и дес тый 22 умножители, первый 37, второй 38, третий 39 и четвертый 40 (О (Л С оэ Јь Фиг. /

Description

делители, второй 8, третий 9, четвертый 10 и п тый 11 блоки пам ти, счетчик 41 адресов, цифроаналоговый преобразователь 42 и блок 43 микропрограммного управлени с Сущность изобретени  заключаетс  в том,что увеличиваетс  точность фильтрации во всем диапазоне анализируемых частот за счет умножени  последовательности спектральных отсчетов обрабатываемого сигнала на

последовательность корректирующих множителей, котора  формируетс  при вычислении корректирующих множителей из спектральных отсчетов измен ющегос  во всем диапазоне анализируемых частот гармонического сигнала, формируемого генератором гармонического (тестового) сигнала при подключении его к входу устройства,, 1 табл,, 3 ил0

Изобретение относитс  к вычислительной технике, в частности к цифровой фильтрации, основанной на использовании быстрого преобразовани  Фурье (БПФ), и может быть использовано при цифровой обработке сигналов большой длительности в аппаратуре св зи, телеметрии и других област х техники.

Цель изобретени  - повышение точности фильтрации во всем диапазоне анализируемых частот0

Сущность устройства заключаетс  в том, что увеличиваетс  точность фильтрации во всем диапазоне анализируе- мых частот за счет умножени  последовательности спектральных отсчетов обрабатываемого сигнала на последовательность корректирующих множителей, котора  формируетс  при вычислении корректирующих множителей из спектральных отсчетов измен ющегос  во всем диапазоне анализируемых частот гармонического сигнала, формируемого генератором герметического (тестового ) сигнала при подключении его к входу устройствао

На фиг приведена структурна  схма , устройства дл  цифровой фильтрации на основе дискретного преобразовани  Фурье; на - функционалъ- на  схема блока микропрограммного управлени ; на фигоЗ - временна  диаграмма синхронизирующих импульсов, формируемых блоком синхронизации Устройство дл  цифровой фильтрации на основе дискретного преобразовани  Фурье (фиг) содержит генератор 1 гармонического сигнала, коммутатор 2, два канала, каждый из кото- рых состоит из последовательно соединенных смесител  3 и аналого-цифрового преобразовател  4 (АЦП), комму0

5

5

5

татор 5, умножитель 6 комплексных чисел, блоки 7-11 пам ти, блок 12 быстрого преобразовани  Фурье (БПФ), умножители 13-22, сумматоры 23-27, ключи 28-31, регистры 32-35, детектор 36, делители 37-40, счетчик 41 адресов, цифроаналоговый преобразователь 42 (ЦА11), блок 43 микропрограммного управлени , блок 44 синхронизации , информационный вход 45, информационный выход 46, выход 47 блока 43, вход 48 команд и вход 49 запуска

Блок микропрограммного управлени  (фиг02) содержит последовательно соединенные узел 50 ввода команд, узел 51 формировани  адреса, посто нную пам ть 52 микрокоманд и регистр 53 0

Устройство работает следующим об- разомо

Сущность работы устройства дл  цифровой фильтрации на основе дискретного преобразовани  Фурье заключаетс  в том, что искажени  в спектре сигналов , вызванные имеющимис  разбалансами по амплитуде и фазе между квадратурными каналами, подвергаютс  коррекции . Причем исполнительные элементы схемы коррекции вход т в ту ее часть, котора  содержит блоки 8W11 пам ти, умножители 13-16, сумматоры 23-24 и счетчик 41 адресов,, В качестве датчика разбалансов попутно с основным назначением используетс  блок БПФ 12, спектральные составл ющие на выходе которого служат тем исходным материалом, из которого преобразователь схемы коррекции, содержащий ключи 28-31, регистры 28-35, умножители 17-22, сумматоры 25-27 и делители 37- 40, формирует корректирующие множители , которые записываютс  в блоки 8-11 пам ти и используютс  дл  кор

рекции искажении в спектре сигналов с помощью исполнительных элементов схемы коррекциио

При поступлении на вход 49 устройства сигнала Пуск осуществл етс  запуск блока 44 синхронизации, который при поступлении команд на вход 48 устройства формирует на выходах сигналы ()о При поступлении на вход 48 устройства команды Начальна  установка (см„таблицу) на выходе узла ввода команд 50 формируетс  сигнал обнулени , который подаетс  на узел 51 формировани  адреса и переводит его выход в нулевое состо ние Таким образом на входе посто нной пам ти 52 будет сформирован нулевой адрес

Нулевому адресу, как следует из таблицы, записанному в посто нную пам ть 52, соответствует сигнал, который переписываетс  в регистр 53 и выводитс  на выход 47„ По этому сигналу осуществл етс  установка в ис- ходное состо ние блока БПФ 12 и счетчика 41 адресов При этом на втором выходе регистра 53 сформирован сигнал , который подаетс  на вход узла 51 формировани  адреса и подготавли- вает его дл  приема команды от узла 50 ввода команде

Периодически основной режим работы устройства дл  цифровой фильтрации на основе ДПФ прерываетс  и на вход 48 устройства подаетс  команда Тест (смотаблицу)о При поступлении этой команды на вход 48 осуществл етс  ее трансл ци  через узел 50 ввода команд и узел 51 формировани  адреса на вход посто нной пам ти 52„ В соответствии с таблицей микрокоманд, записанных в посто нную пам ть 52, на ее выходе будут сформированы сигналы, которые переписываютс  в регистр 53 и вывод тс  на выход 47. Но сигналам, передаваемым по выходу 47, осуществл етс  отключение с помощью коммутатора 2 входов смесителей 3 от входа 45 устройства и подключение к выходу ге- нератора 1 гармонического (тестового ) сигнала, а также управление коммутатором 5 и блоками 7-11 пам ти, перевод блока БПФ 12 на осуществление вычислений по алгоритму БПФ, уп- равленне ключами 28-31, запись начального адреса и наращивание адресов в счетчике 41 адресов. Итак, генератор 1 гармонического тестового

16407106

сигнала осуществл ет генерацию гар0

5

0 5 Q

c Q

0

монического сигнала известной частоты (Jon + ЬОи амплитуды,, Причем величина &G3 зависит от уровн  напр жени , формируемого преобразователем 42 на управл ющем входе генератора 10 При этом величина управл ющего напр жени  линейно измен етс  в зависимости от значени  двоичного кода, формируемого на информационном выходе счетчика 41 адресов0 Изменение двоичного кода на информационном выходе счетчика 41 адресов соответствует изменению частоты гармонического сигнала генератора 1„ После преобразовани  в смесител х 3 и преобразовател х 4 тестовые сигналы, дискретизи- рованные по времени, квантованные по уровню и представленные в двоичном коде, подвергаютс  дальнейшей обра- ботке0

Функциональное назначение коммутатора 5, умножители комплексных чисел 6 и блока 7 пам ти состоит в реализации режима умножени  комплексной последовательности отсчетов входного сигнала на комплексную последовательность отсчетов весовой функции0 Такой режим используетс  дл  уменьшени  уровн  боковых лепестков в спектре входного сигналао Однако при единичных коэффициентах, поступающих с выхода первого блока 7 пам ти, коммутатор 5, умножитель 6 комплексных чисел 6 и блок БПФ 12 реализует пр мое БПФ комплексной последовательное ти отсчетов входного сигнала без уменьшени  уровн  боковых лепестков в вычислительном спектре0 Действительна  и мнима  части спектра тестового сигнала поступают соответственно на ключи 28-29 и 30-31, причем ключи 28 и 30 пропускают на запись в регистры 32 и 34 спектральные отсчеты на частоте ДСО , а ключи 29 и 31 пропускают на запись в регистры 33 и 35 отсчеты на зеркальной частоте - UGJ . Из содержимого регистра 32-35 формируютс  соответственно корректирующие множители A,B,C,D, которые записываютс  соответственно в блоки 8-11 пам ти в  чейки с адресами, которые вырабатываютс  счетчиком 41 адресов . Причем корректирующие множители A,B,C,D  вл ютс  результатом следующих вычислений:

kn+ln kn+lm

kl+l. raninf. kn+lm kn+lm

D

ral+nl kn+lin

где k Re ZT.C (-ЛО);1 Re ZTiC(&Q);

m Im ZT.C (-&O);n Im гт.с(ыз)

- соответственно действительные и мнимые части спектральных отсчетов, соответствующие зеркальной частоте - UQ и частоте AQ сигнала генера- тора 1 о

Таким образом, в  чейках блоков 8-1J пам ти записаны корректирующие множители, соответствующие одной частоте из всего диапазона анализируемых частот о Дл  определени  корректирующих множителей дл  остальных дискретных значений частот из анализируемого диапазона3 необходимо провести многократные вычислени  спектральных составл ющих тестового сигнала в соответствии с описанным режимом работы устройства, с тем отличием, что вновь вычисленные корректирующие множители будут записаны в  чейки бло- ков 8-11 с адресами, которые вырабатываютс  счетчиком 41 адресов о При этом синхронно с изменением адреса  чеек блоков 8-11 пам ти измен етс  величина управл ющего напр жени ,фор- мируемого преобразователем 42 дл  изменени  частоты гармонического сигнала , вырабатываемого генератором 10

Последний сигнал который формируетс  на выходе 47 под действием ко- манды Тест переводит узел 51 формировани  адреса в состо ние готовности дл  приема новой команды с входа 48„

В основном режиме работы устройства на вход 48 подаетс  команда Кор- рекци  (смотаблицу)о При поступлении этой команды на вход 48 осуществл етс  ее трансл ци  через узел ввода команд 50 и узел 51 формировани  адреса на вход 52 посто нной пам ти0 В со ответствии с таблицей микрокоманд,записанных в посто нную пам ть 52, на .ее выходе сформированы сигналы, которые переписываютс  в регистр 53 и вывод тс  на выход 47о По сигналам пе- редаваемым по выходу 47, осуществл етс  отключение с помощью коммутатора 2 выхода генератора 1 от входов смесителей 3 и подключение к ним входа 45 устройства,, а также управление комму- татором 5 и блоками 7-1} пам ти, перевод блока БПФ 12 на осуществление вычислений по алгоритму БПФ, запись начального адреса и наращивание адресов

в счетчике 41 адресов Входные сигналы , прошедшие обработку в смесител х 3 и преобразовател х 4, подвергаютс  обработке в коммутаторе 5 и умножителе 6 комплексных чисел и подаютс  на блок БПФ 12 дл  вычислени  их спектров. Амплитудные значени  спектральных отсчетов входных сигналов подаютс  на исполнительные элементы схемы коррекции Одновременно с ними на исполнительные элементы схемы коррекции из  чеек блоков 8-11 пам ти с адресами, формируемыми счетчиком 41 адресов, считываютс  корректирующие множители А,В,С,Do После преобразовани  в исполнительных элементах схемы коррекции на выходах сумматоров 23 и 24 спектральные составл ющие входного сигнала имеют вид

Re ZKOp(n)A(n)- Re Z (n)+B (n) Im Z(n); Im ZKQp(n)C(n).Re Z(n)/D(n) Im Z(n),

где Re ZKOp(n) и Im Z кор(п.) - соответственно действительна  и мнима  части дискретных отсчетов скоррек- тированного спектра входного сигнала;

Re Z(n) и Im Z(n) - соответственно действительна  и мнима  части дискретных отсчетов искаженного спектра входного сигнала;

n - номер дискретного отсчета

спектра I

Скорректированные комплексные отсчеты спектра сигнала поступают на входы детектора 36, осуществл ющего вычисление модул  комплексных отсчетов спектра и выдаютс  на выход 46 устройства дл  дальнейшей обработки0

Результатом коррекции  вл етс  отсутствие искажений в спектре входных сигналов, соответствующих амплитудно-фазовому разбалансам между квадратурными каналамио Причем точность проведенной коррекции и, таким образом , фильтрации входных сигналов  вл етс  одинаковой во всем диапазоне анализируемых частот и не зависит от частоты входных сигналов, так как при осуществлении коррекции каждому дискретному отсчету спектра входного сигнала соответствует корректирующий множитель, вычисленный из дискретных отсчетов спектра тестового сигнала при изменении его частоты во всем диапазоне анализируемых частот,, Последний сигнал, который формируетс  на выходе 47 под действием команды Коррекци , переводит узел 51 формировани  адреса в состо ние готовности дл  приема новой команды с входа 48 ,

Использование изобретени  позвол ет увеличить точность цифровой фильт- рации во всем диапазоне анализируемых частот путем использовани  при коррекции дискретных спектральных отсчетов входного сигнала набора дискрет- ных корректирующих множителей, каждый из которых ставитс  в соответствие дискретному отсчету спектра0

Claims (1)

1. Формула изобретени 

   Устройство дл  цифровой фильтрации на основе дискретного преобразова ни  Фурье, содержащее генератор гармо нического сигнала, два коммутатора, блок синхронизации, два смесител , два аналого-цифровых преобразовател , умножитель комплексных чисел, блок пам ти, блок быстрого преобразовани  Фурье, четыре умножител , п ть сумматоров , четыре ключа, четыре регистра и детектор, причем выход генератора гармонического сигнала подключен к первому информационному входу первого коммутатора, второй информационный вход которого  вл етс  информационным входом устройства, первые входы смесителей подключены к выходу первого коммутатора, выходы второго коммутатора соединены с входами операндов умножител  комплексных чисел, входы задани  коэффициентов которого подключены к выходам первого блока пам ти, выходы умножител  комплексных чисел соединены с информационными входами блока быстрого преобразовани  Фурье, выходы первого и второго смесителей соединены с информационными входами соответственно первого и второго аналого-цифровых преобразователей , выходы первого и второго умножителей подключены соответ7 ственно к первым входам первого и второго сумматоров, выходы третьего и четвертого умножителей подключены соответственно к вторым входам первого и второго сумматоров, первый выход блока быстрого преобразовани  Фурье подключен к информационным входам первого и второго ключей, второй выход блока быстрого преобразовани  Фурье подключен к информационным входам третьего и четвертого ключей, выходы с первого по четвертый ключей

   - Q

   5

   0

   5

   0

   5

   0

   5

   0

   5

   соединены соответственно с информационными входами с первого по четвертый регистров, выходы первого и второго регистров соединены соответственно с первым и вторым входами третьего сумматора, а выходы третьего и четвертого регистров соединены соответственно с первым и вторым входами четвертого сумматора, вторые входы смесителей подключены соответственно к первому и второму входам опорных частот устройства, выходом которого  вл етс  выход детектора, отличающее с   тем, что, с целью повышени  точности фильтрации во всем диапазоне анализируемых частот, в него введены с п того по дес тый умножители , первый, второй, третий, и четвертый делители, второй, третий, четвертый и п тый блоки пам ти, счетчик адресов, цифрозналоговый преобразователь , блок микропрограммного управлени , причем выходы первого и второго аналого-цифровых преобразователей подключены соответственно к первому и второму информационным входам второго коммутатора, первый выход блока быстрого преобразовани  Фурье подключен к первым входам первого и второго умножителей, второй выход блока быстрого преобразовани  Фурье подключен к первым входам третьего и четвертого умножителей, выходы первого и второго сумматоров соединены соответственно с первым и вторым входами детектора , первые входы п того, седьмого и восьмого умножителей подключены к выходу первого регистра, первые входы шестого, дев того и дес того умножителей подключены к выходу третьего регистра, вторые входы п того и шестого умножителей соединены соответственно с выходами четвертого и второго регистров, выходы п того и шестого умножителей подключены соответственно к первому и второму входам п того сумматора, выход которого соединен с первыми входами с первого по четвертый делителей, вторые входы седьмого и дев того умножителей подключены к выходу третьего Сумматора , вторые входы восьмого и дес того умножителей подключены к выхо-. ду четвертого -сумматора, выходы седьмого , восьмого, дев того и дес того умножителей соединены соответственно с втор ыми входами первого, вто- , рого, третьего и четвертого делителей , выходы которых соединены с информационными входами соответственно второго, третьего, четвертого и п того блоков пам ти, адресные входы которых соединены с входом цифроана- логового преобразовател  и подключены к информационному выходу счетчика адресов, выход цифроаналогового преобразовател  соединен с управл юпщм входом генератора гармонического сигнала, выходы второгоf третьего, четвертого и п того блоков пам ти содинены с вторыми входами соответственно третьего, четвертого, первого и второго умножителей, управл ющие входы первого коммутатора, второго коммутатора, с первого по п тый блоков пам ти, блока быстрого преобразовани  Фурье, блока синхронизации, с первого по четвертый ключей, с первого по четвертый регистров, счетчи

   0

   ка адресов соединены с соответствующими выходами блока микропрограммного управлени , вход команды которого  вл етс  входом команды устройства, входы синхронизации первого и второго аналого-цифровых преобразователей подключены к первому выходу блока синхронизации, входы синхронизации первого блока пам ти и блока быстрого преобразовани  Фурье подключены к второму выходу блока синхронизации , выходы синхронизации второго , третьего, четвертого и п того блоков пам ти подключены к третьему выходу блока синхронизации, а вход синхронизации блока микропрограммного управлени  подключен к четвертому выходу блока синхронизации, вход запуска которого  вл етс  входом запуска устройства,,

   CLM I

   CLK3

   Фиг. г

   ЛГ