SU1626393A1 - Устройство дл разделени речевых сигналов - Google Patents

Abstract

Изобретение относитс  к электросв зи, преимущественно к передаче речевых сообщений , и может быть использовано при разделении речевых сигналов в дуплексных системах св зи. Целью изобретени   вл етс  повышение точности разделени  путем уменьшени  времени адаптации. Устройство содержит входной блок 1, коммутатор 2, первый цифроаналоговый преобразователь (ЦАП) 3, аналого-цифровой преобразователь 4, формирователь 5 обучающих сигналов , блок 6 пам ти, генератор 7 тактовых импульсов, вычиталель 8, первый буферный регистр 9, второй буферный регистр 10,второй ЦАП 11, усилитель-ограничитель 12, блока 13 вы влени  переходов, посто нный запоминающий блок 14, детектор 15, пороговый блок 16, первый 17 и второй 18 элементы И, первый 19 и второй 21 таймеры, элемент ИЛИ 20. Поставленна  цель достигаетс  благодар  непрерывной подстройке устройства в паузах речевого сигнала. 1 ил. -s Ј Qs N5 ( СО ю GJ

Description

Изобретение относитс  к электросв зи, преимущественно к передаче речевых сообщений , и может быть использовано при разделении речевых сигналов в дуплексных системах св зи.

Цель изобретсни ч - повышение точности разделени  каналов передачи и приема путем уменьшени  времени адаптации.

На чертеже приведена структурна  схема устройства дл  разделени  речевых сигналов.

Устройство содержит входной блок 1, коммутатор 2, первый цифро-аналоговый преобразователь (ЦАП) 3, аналого-цифровой преобразователь (АЦП) 4, формирователь 5 обучающи: сигналов, блок б пам ти, генератор 7 тактовых сигналов, вычитатель 8, первый 9 и второй 10 буферный регистры, второй цифро-анагоговий преобразователь 11, усилитель-ограничитель 12, блок 13 вы влени  переходов, посто нный запоминающий блок (ПЗБ) 14, детектор 15, пороговый блок 16, первый 17 и второй 18 элементы И, первыйтаймер 19, элемент ИЛИ 20 и второй таймер 21.

Работа устройства осуществл етс  следующим образом.

Процесс работы может быть разбит на следующие ситуации: присутствует передаваемый сигнал U (t) 0 , отсутствует принимаемый сигнал y(t) 0; присутствует передаваемый сигнал U(t); присутствует принимаемый игнал y(t); отсутствует передаваемый сигнал U(t) 0; присутствует при- нимаемый сигнал y(t); оба гигнала отсутствует.

Настройка устройства производитс  только в первом случае. В остальных случа х механизм адаптации заблокирован, а из блока 6 пам ти только считываютс  образцу подаваемого сигнала.

Рассмотри работу устройства в первом случае более подробно.

Пусть на вход входного блока 1 поступает сигнал U(t), который на его выходе превращаетс  в квантованный по амплитуде и во времени сигнал Ui(KjAt) , где KAt - дискретный момент времени. Сигнал Ui(KjAt) в первом ЦАП 3 превращаетс  в аналоговую величину g(t), котора  в гтвисимости от состо ни  подключенного канала св зи оказываетс  преобразованной в соответствии с входными параметрами канала св зи. В ЦАП 4 производитс  квантование сигнала по уровню и во времени. При этом сигнал на выходе АЦП 4 и сигнал на выходе входного блока 1 св заны соотношением

gi(KAt)U(KjAt)xZE,(KAt),(1)

где ZЈx(KAt)- отсчет импульсной реакции входных параметров канала св зи. Символ Х-означает операцию свертки.

Учитыва  линейность операции сверт- к ц, можно сказать, что комбинации Ui(KAt) на выходе входного блока 1 соответствует двоична  комбинаци  сигнала gi(KAt) на выходе АЦП 4. Аналогично можно написать, что

U2(K2At)(t2)(K2Ajt) из(КзДг)(1з)(КзД1)

(2)

un(KnAt)(tn)(KnAt)

Сигнал g(ti) с выхода первого ЦАП 3 далее поступает в сторону противоположной станции. Как было сказано, принимаемый

сигнал отсутствует, т.е. y(t) 0.

Отсчеты передаваемого сигнала Ui(KAt) поступают одновременно на вход посто нного запоминающего блока 14, Аналитически амплитуда характеристика может

быть описана следующим образом

1 UM1KC

0

UnopXl

U.

U макс

1-НпА

1 + In Unop/rr 1-) UHHC

„pMl-j H-IS

UUMCUnoo

1 +lnA

I 1

(3)

Характеристика, соответствующа  выражению (3),  вл етс  квазилогарифмической , так как имеет линейный участок дл  самых малых амплитуд. Здесь Unop - коэффициент компрессии (Unop 87,6). Если передаваемый сигнал Ui(KAt) лежит в

пределах -Unop U(KAt)Ui0p , то каждому входному значению Ui(KAt)ex однозначно соответствует выходное значение Ui(KAt)Bbix , так как на данном участке амплитудна  характеристика будет линейной.

Если жеUj(KAt)-Цюр , либо Ui(KAt)Uiop до амплитудна  характеристика будет нелинейной. В этом случае не будет однозначного соответстви  между двоично  комбинацией, поступающей на

вход ПЗБ 14, и двоичной комбинацией, получаемой на его выходе, т.е. ПЗБ 14 по существу представл ет собой компрессор, позвол ющий сжимать динамический диапазон . Но в предлагаемом техническом решении сжимаетс  не сам передаваемый сигнал U(t), а сигналы адресации дл  управлени  работой блока 6 пам ти. Компресси  сигналов адресации необходима дл  улучшени  работы устройства при различных характеристиках передаваемого сигнала. Как

показывает теори  св зи, при передаче речевых сигналов сжати  динамического диапазона существенно улучшаетс  отношение сигнал/шум при передаче малых уровней передаваемых речевых сигналов . А малые передаваемые уровни сигналов U(t)  вл ютс  наиболее веро тными . Таким образом, если передаваемый сигнал лежит в пределах линейного участка работы ПЗБ 14, то адресаци  блока 6 пам ти сохран етс  линейной.

В случае передачи сигнала U(t), больше сигнала Unop(lU(t)l miopll . то отсчеты сигнала IU(t)r меньше значени  lUnopI . Тогда помимо дискретного представлени  сигнала U(t) производитс  выделение переходов через нуль сигнала. С этой целью передаваемый сигнал U(t) поступает на усилитель-ограничитель 12, усиливающий и ограничивающий передаваемый сигнал. Данна  операци  необходима дл  правильного определени  перехода сигнала через нуль. Далее сигнал U(t) с выхода усилител - ограничител  12 поступает на вход блока 13 вы влени  переходов.

Сигнал с выхода блока 13 поступает на вход последовательного первого буферного регистра 9, назначение которого учесть задержку преобразовани  сигналов U(t) вс входном блоке 1, первом ЦАП 3 и АЦП 4 (сигнал задерживаетс  на 4 тактовых интервала периода выборки). Сигнал с выхода первого буферного регистра 9 далее поступает на вход формировател  5 обучающих сигналов, где данный сигнал запускает первый таймер 19 и кратковременно открывает второй элемент И 18. Тактовые импульсы с выхода генератора 7 поступают в формирователе обучающих сигналов на вход первого таймера 19. Последний начинает измен ть свое состо ние от минимального возможного до максимального. До тех пор, пока на вход входного блока 1 и усилител -ограничител  12 поступает сигнал, первый таймер 19 периодически обнул етс , не достигнув максимально возможного состо ни . Если же U(t) 0, то спуст  некоторой промежуток времени первый таймер 19 достигает своего максимального состо ни , на его выходе по витс  логический нуль, закрывающий первый элемент И 17, который будет открыт только тогда, когда сигнал U(t) & 0, т.е. выдерживаетс  первое условие. Второе условие первой ситуации y(t) 0 провер етс  с помощью блока 6 пам ти, вычитател  8, детектора 15, порогового блока 16 и второго элемента И 18.

В случае, если на вход входного блока 1 поступает сигнал U(t), который превращаетс  в нулевую двоичную цифровую комбинацию 000...002, то в это же врем  на входе блока 13 будет также присутствовать сигнал , отмечающий переход сигнала U(t) через нуль. Сигнал Uo(KAt) проходит через ПЗБ 14 без изменени  и тем самым в блоке 6 пам ти указываетс  нулевой адрес, из которого вначале считываетс  содержимое. Так как в начале сеанса св зи блок 6 был обнулен , то из  чейки пам ти с нулевым адресом считываетс  нуль, который поступает на один из входов 8 вычитани . При поступлении на вход первого ЦАП 3 сигнала Uo(KAt) , на его выходе будет сигнал, близкий к нулю, тогда и на выходе АЦП 4 будет сигнал go(KAt) 0.

Если из канала св зи сигнала y(t) не будет , то на выходе АЦП 4 будем наблюдать лишь одну состал ющую go(KAt) . Если же из канала св зи приходит сигнал y(t) &Q , то на выходе АЦП 4 будем наблюдать сигнал , равный go(KAt)+yi(KAt) 0 . Итак, в

случае принимаемого сигнала, т.е. y(t) 0, на выходе вычитател  8 будем иметь сигнал, равный

Lo(KAt)go(KAt)(KAt). (4) Сигнал с выхода вычитател  8 поступает на вход детектора 15, где производитс  преобразование по абсолютно величине. Таким образом, все отсчеты, имеющие положительный знак, проход т через детектор 15

без изменени , а все отрицательные отсчеты -Lj(KAt) превращаютс  в детектор 15 в сигнал +Lj(KAt) . Сигнал с выхода детектора 15 далее поступает на вход порогового блока 16, имеющего порог срабатывани 

Nnop.

Если ILi(KAt) Nnop , то на выходе порогового блока 16 будет логическа  единица . В случае, если I Lj(KAt) I Nnop , то на выходе порогового блока 16 логический

нуль. Во втором элементе И 18 сравниваютс  два сигнала. Первый из них - сигнал с выхода первого буферного регистра 9, который отмечает переходы сигнала U(t) через нуль. Вторым сигналом  вл етс  сигнал с

выхода порогового блока 16, провер ющий отсутствие принимаемого сигнала, т.е. y(t) 0. При совпадении этих событий на выходе второго элемента И 18 по вл етс  короткий строб импульса положительной пол рности,

который поступает на вход первого элемента И 17, который срабатывает, если первый таймер 19 не достиг своего максимального состо ни , т.е. U(t) 0 . В этом случае запускаетс  второй таймер 21.

Второй таймер 21, сработав, выдает логическую единицу на своем выходе, котора  поступает на вход элемента ИЛИ 20, на второй вход которого выдаетс  сигнал с выхода второго элемента И 18, Таким образом, элемент ИЛИ 20 блокирует прохождение сигнала управлени  с выхода второго 21 таймера на врем  совпадени  первой части, т.е., если входной блок 1 генерирует сигнал U(t) 0. Блокировка необходима дл  того, чтобы принудительно в нулевую  чейку блока пам ти записать отклик канала св зи go(KAt) . Така  запись необходима дл  того, чтобы независимо от состо ни  блока 6 пам ти жестко провер ть отсутствие принимаемого сигнала. Врем  работы второго таймера 21 выбираетс  из услови 

Ттаймера21 туг- i(5)

где fn - нижн   частота передаваемого сигнала .

Режимом работы блока 6 пам ти управл ет сигнал с выхода коммутатора 2. Сигналом управлени  работы коммутатора 2  вл етс  выходной сигнал генератора 7, т.е. частота дискретизации Fg. При поступлении с выхода генератора 7 логического нул  коммутатор 2 коммутирует на управл ющий вход блока 6 пам ти сигнал логического нул . По данному сигналу из блока 6 пам ти вначале считываетс  информаци  по адресу , поступающему с выхода ПЗБ 14. Если сигнал управлени  работой коммутатора 2 равен логической единице, то коммутатор 2 коммутирует выходной сигнал элемента ИЛИ 20 на вход управлени  блока 6. Таким образом, если второй таймер 21 срабатывает , то это означает полное выполнение условий первой ситуации, и в блок 6 пам ти по соответствующим адресам записываютс  отклики канала св зи на двоичные цифровые комбинации. Так, в  чейку пам ти Ui(KAt) згписываетс  отклик канала gi(KAt) , в  чейку пам ти l)2(KAt) - g2(KAt) и т.д. При записи образцов gi(KAt) посто нно контролируетс  выполнение услови  работы , контроль необходим, чтобы в блок 6 пам ти совместно с откликами канала св зи не записалась помеха в виде отсчетов принимаемого сигнала. Подтверждение выполнени  услови  делает формирователь 5.

Рассмотрим поведение системы в случае выполнени  вторых условий.

В случае присутстви  передаваемого U(t) и принимаемого y(t) сигналов механизм подстройки будет заблокирован. В самом деле,пусть на временном интервале t n на вход входного блока 1 поступает сигнал U(tn), а из канала св зи приходит сигнал

0

y(tn). Тогда на выходе входного блока 1 будет сигнал Ui(KnAt), а на выходе АЦП 4 - сигнал gi(KnAt)+yj(KnAt) . Данный сигнал поступает на один из входов вычитател  8. Из блока 6 пам ти выводитс  отклик канала св зи gi(KmAt) на цифровую комбинацию Ui(KmAt) . На выходе вычитател  8 будем наблюдать следующую картину

L,(KAt)gi(KnAt)+yi(KnAt)-gl(KnAt) Yj(KnAt)(6)

Таким образом, на выходе вычитател  8 будет принимаемый сигнал yj(KnAt) , который по окончании цикла расчета вначале 5 записываетс  во второй буферный регистр 10 в виде двоичного параллельного числа, а затем преобразуетс  jo втором ЦАП 11 в аналоговую величину y(t) и выдаетс  потре- бителю. Так как сигналы U(t)0n 0 У() О , то на выходе первого таймера 19 будет логический нуль. Следовательно, первый 17 и второй 18 элементы И будут закрыты и запись в блок 6 пам ти не будет. В этом режиме производитс  только считывание 5 информации из блока 6.

Блокировка записи отсчетов Li(KAt) в блок 6 пам ти производитс  по третьему входу во втором таймере 21. Сигнал с выхода порогового блока 16. равный логическому 0 нулю, переводит второй таймер 21 в выключенное состо ние. В этом случае на первый вход элемента ИЛИ 20 поступает логический нуль и тем самым сразу же блокируетс  запись новых образцов сигнала в блок 6 5 пам ти.

Рассмотрим поведение устройства при выполнении третьего и четвертого условий. При этом четвертое условие  вл етс  частным случаем третьего, Если передаваемый 0 сигнал не передаетс , т.е. U(t) 0, то не будет переходов через нуль. Следовательно , первый таймер 19 достигнет своего максимального значени  и на его выходе будет логический нуль. Превый элемент И 17 будет 5 закрыт в записи в блок 6 пам ти не будет, из него будет только считыватьс  информаци . Пусть из канала св зи приходит сигнал y(t|). На выходе АЦП 4 будет сигнал YL()

На выходе вычитател  8 наблюдаем тот

0 же сигнал YL(KLAI) , так как не нулевой

отсчет Uo(KAt) из блока 6 пам ти выводитс 

go(KAt)0

LL(KLAt)YL(KLAt)(KLAt) (7) Таким образом, в одной полосе частот 5 огранизовано два направлени  передачи и непрерывна  подстройка устройства в паузах речевого сигнала.

Claims (1)

1. Формула изобретени  Устройство дл  разделени  речевых сигналов, содержащее последовательно соединенные входной блок, выход которого соединен с посто нным запоминающим блоком, первый цифроаналоговый преобразователь , выход которого  вл етс  первым выходом устройства, аналого-цифровой преобразователь, выход которого соединен с первый входом блока пам ти, и вычита- тель. коммутатор, второй цифроаналоговый преобразователь, последовательно соединенные генератор тактовых импульсов и формирователь обучающих сигналов, причем выход генератора тактовых импульсов подключен к тактовым входам входного блока , аналого-цифрового преобразовател  и блока пам ти, выход которого соединен с вторым входом вычитател , а формирователь обучающих сигналов включает в себ  пороговый блок, отличающеес  тем, что, с целью повышени  точности разделени  каналов передачи и приема путем уменьшени  времени адаптации, введены последовательно соединенные ограничитель , вход которого объединен с входом входного блока, блок вы влени  переходов и первый буферный регистр, выход которого подключен к первому входу формировател  обучающих импульсов, а выход вычитател  подключен к входу второго цифроаналого- вого преобразовател  через введенный второй буферный регистр, тактовый вход которого, объединенный с соответствующими входами с соответствующими входами блока выделени  переходов и первого буферного регистра, подключен к выходу генератора , соединенного также с первым

   входом коммутатора, выход которого под- клюиен к третьему входу блока пам ти, четвертый вход которого соединен с выходом посто нного запоминающего блока, а второй вход и выход формировател  обучающих импульсов соединены соответственно с выходом вычитател  и вторым входом коммутатора , причем в формирователь обучающих сигналлов введены последовательно соединенные первый таймер, второй элемент И, второй таймер, второй вход которого объединен с первый входом первого теймера и  вл етс  тактовым входом формировател  обучающих импульсов, и элемент ИЛИ, а также второй элемент И и

   детектор, выход которого через пороговый блок подключен к первому входу первого элемента И, выход которого соединен с вторыми входами второго элемента И и элемента ИЛИ, выход которого  вл етс  выходом

   формировател  обучающих импульсов, первым и вторым входами которого  вл ютс  соответственно объединенные вторые входы первого таймера и второго элемента И и вх од детектора, причем выход порогового

   блока подключен к третьему входу второго таймера.