SU1621045A1 - Устройство дл цифровой фильтрации - Google Patents

Abstract

Изобретение может быть использовано в системах цифровой обработки сигналов и позвол ет повысить быстродействие и точность при многодиап.з- зонпой фильтрации. Устройство содержит цифровой фильтр 1, блок 7 формировани  адресов, блок 11 пам ти и блок 14 управлени . Применение1 пам ти результатов дает возможность вычисл ть отфильтрованное значение сигнала только с помощью операций сдки- га и сложени  при уменьшении погрешностей , обусловленных ограниченной длиной представлени  коэфбнциентоп цифрового фильтра. 10 ил. 8 (Я

Description

Ј

Ж

В

11

12

13

#

1о

№

19

W

ДГ

,Ј СЛ

/4

Фиг.1

Изобретение относитс  к вычислительной технике и может быть использовано в системах цифровой обработки сигналов.

Цель изобретени  - повышение быстродействи  и точности устройства при многодиапазонной фильтрации.

На фиг.1 показана блок-схема устройства дл  цифровой фильтрации; на фиг.2 - функциональна  схема блока формировани  адресов; на фиг.З - функциональна  схема цифрового фильтра; , на фиг.4 - функциональна  схема блока пам ти; на фиг.З - функциональна  схема блока управлени ; на фиг.6 - блок-схема каскадного включени  блоков фильтров;, на Лиг.7 - блок-схема одного блока фильтров; на фиг.8 - алгоритм обработки полос фильтрации; на фиг.9 - амплитудно- частотные характеристики элементарных фильтров; на фиг.10 - диаграмма работы устройства.

Устройство дл  цифровой фильтрации содержит цифровой фильтр 1 с информационными входами 2-5 и информационным выходом 6, блок 7 формировани  адресов с информационными входам 8-10, блок 11 пам ти с информационными выходами 12-13, блок 14 управлени , управл ющие входы 15-18 блока формировани  адресов, управл ющие входы 19-21 цифрового фильтра, управл ющие входы 22-23 блока пам ти, вход управлени  29 блока управлени , причем входы 4 и 10  вл ютс  информационными входами дл  устройства, а выход 12 - информационным выходом устройства.

Блок формировани  адресов состоит из узла 30 оперативной пам ти и регистров 31 и 32.

Цифровой фильтр содержит блок 33 посто нной пам ти, сумматор 34 и регистр 35 S

Блок пам ти образуют регистр 36, узел 37 оперативной пам ти и регист- ры 38 и 39.

Блок управлени  содержит генератор 40 тактовых импульсов, счетчики 41-44, элементы НЕ 45-50, узелы 51 - 54 посто нной пам ти, регистры 55 - 56, элементы И 57-60, элементы И-ИЕ 61-62.

Работа устройства рассматриваетс  на примере 1/3-октавной полосовой фильтрации в семи диапазонах. Выделение семи диапазонов фильтруемого

0

5

сигнала соответствует каскадному включению семи идентичных блоков фильтров Б1Б7. Каждый блок фильтров

состоит из трех 1/3-октавных полосовых фильтров Ф1, Ф2, ФЗ и одного фильтра нижних частот ФО.

При каскадном включении блоков фильтров, использу  прореживание данных вдвое, можно использовать идентичные блоки, которые аппаратно реализуютс  в виде одного блока - цифрового фильтра. При каскадном включении блоков каждый последующий блок фильтров работав 1 вдвое реже предыдущего .

Формируют такой алгоритм работы блока фильтров, при котором достигаетс  равномерна  загрузка оборудовани . Естественный ход обработки полос выгл дит как показано на фиг.З. Кажда  точка обозначает отработку блоком из четырех фильтров поступившего отсчета. Дл  разных диапазонов точки наход тс  на разных уровн х. Первый диапазон отфильтровываетс  сразу по приходу очередного отсчета сигнала (фиг.8а), второй - по приходу двух отсчетов входного сигнала (фиг.Зб), третий - четырех (фиг.8в) и т.д. При этом среднее число реализуемых элементарных фильтров на один приход щий отсчет входного сигнала при наличии одного фильтра равно двум, а при четырех фильтрах - восьми. Следовательно , алгоритм  вл етс  оптимальным (в смысле равномерной загрузки оборур довани ), если на каждый приход щий входной отсчет реализуетс  восемь элементарных фильтров. Этот алгоритм показан на фиг.З с учетом стрелок переноса . Такой последовательностью обработки , нарушающей естественную по- следовательность обработки полос, достигаетс  равномерна  загрузка оборудовани . Пор док обработки полос, а следовательно, и последовательность работы блока фильтров задаетс  блоком управлени .

Рассмотрим работу цифрового фильтра при реализации любого из элементарных фильтров.

Операци  фильтрации сводитс  к реали. дции уравнени  следующего вида;

у(п)

0

5

0

0

5

а к- х (n-k) - fib .у (n-k),

а,к b

где х(п) - выборки входной последовательности;

у(п) - выборки выходной последовательности ; посто нные коэффициента, определ ющие характери стики фильтра;

k - пор дковый номер выборки N - пор док фильтра. Фильтры блока ФО, Ф1, Ф2, ФЗ идентичны по структуре и различаютс  лишь выбором коэффициентов а,, и Ьк. В нашем случае используетс  гребенка рекурсивных фильтров, амплитудно-частотные характеристики (АЧХ) которых представлены на фиг.9.

Дл  исключени  операции умножени  отсчетов сигнала на коэффициенты используетс  перегруппировка, в результате которой дл  получени  выходного отсчета элементарного фильтра используютс  только операции сдвига и сложени , число которых равно числу разр дов входных данных. Разр ды входных выборок используютс  дл  адресации пам ти, где хран тс  значени  функций, суммирование которых со сдвигом дает значение выходного отсчета фильтра. Адресуема  пам ть называетс  пам тью результатов. Применение пам ти результатов дает возможность повысить быстродействие устройства за счет исключени  операции умножени  отсчетов входного сигнала на коэффициенты фильтра и повысить точность, путем уменьшени  погрешностей , обусловленных ограниченной длиной представлени  коэффициентов цифрового фильтра.

Цикл вычислени  выходного отсчета цифровым фильтром разбит на 13 тактов (26 полутактов). Во врем  1-г полутакта синхросигнал тактового генератора имеет высокую амплитуду, во врем  2-го полутакта - низкую,Каждый цикл вычислени  содержит 12 вычислительных и 1 предварительный такт, а также разбит на 3 подготовительных пог,цикла, следующих друг за другом и содержащих соответственно А, 4, 5 тактов (фиг.10).

Число вычислительных тактов соответствует разр дности обрабатываемых слов. Л данном случае разр дность равна 1.. Предварительный такт предназначен дл  приведени  схемы в сост ние готовности вычислени  отсчета дл  конкретного элементарного фильт1

; о о621045°

ра. Подготовительные подциклы необ ,ходимы дл  подготовки информации к-, обработке в следующем за данным вычислительном цикле и записи результата вычислени  предыдущего цикла. Така  временна  организаци  цикла вычислени  дает возможность реализации конвейерной схемы вычислени , так

JQ как в этом случае подготовка информации к вычислению, само вычисление и запись результата вычислени  разнесены во времени в разные вычислительные циклы.

5 Устройство работает следующим образом .

Код от А1Щ поступает на информационный вход 10 блока 7 формировани  адресов и информационный вход 4 бло20 ка цифрового фильтра 1, а также на вход 29 блока 14 управлени . Сигнал на входе 29 осуществлет запуск блока 14 управлени  и всего устройства в целом. От блока 14 управлени 

25 на выходе 15 выставл етс  адрес, по которому по сигналам на выходах 16 и 17 от блока 14 управлени  производитс  считывание информации из блока формировани  адресов 7 по выходу 5 в

30 блок 1 цифрового Лильтра. Одновременно с этим по сигналу на выходе 26 с блока 14 упратени  на информационный вход 2 цифрового фильтра 1 и информационный вход 8 блока 7 формировани  адресов поступает информаци  с ныхода Т2 блока 11 пам ти. В соответствии с сигналами на выходах 19-21.поступающими с блока 14 управлени , в блоке 1 производитс  цифро4С ва  фильтраци  сигналов на входах 2-5. ОтЛильтропанное значение сигналов по сигналу на выходе 22 передаетс  по выходу 6 в блок 11 пам ти. По сигналам на выходах 23, 24, 25 и

дц 28 результаты фильтрации передаютс  с выхода 13 блока 11 пам ти на информационный вход 3 блока циЛрового фильтра 1 и информационный вход 9 блока 7 формировани  адресов.По сиг5Q налам на выходах 15, 16, 18 и 26, поступаыпим от блока 14 управлени , в блоке 7 формировани  адресов запоминаетс  значение сигналов на входах 8-10 блока формировани  адресов. По

,, сигналам на выходах 23, 24, 26 и 27 результаты фильтрации передаютс  по выходу 12 на выход устройства.

Во врем  первого полутакта каждого вычислительного такта, каждого

35

вычислительного цикла на вход 16 узла 30 оперативной пам ти элемента И-НЕ 62 (фиг.Юж) поступает сигнал считывани  информации по адресу, поступающему одновременно от счетчика 43 на вход 15 узла 30 оперативной пам ти и удерживаемого в течение всего такта. Одновременно на вход 17 регистра 31 от элемента И-НЕ 62 на входы 26 регистров 38 и 39 подаетс  сигнал считывани  хран щейс  в них информации . Считывание информации в данный вычислительный цикл происходит или с пары АЦП - регистр 38, или с пары регистр 38 - регистр 39. Выбор пары зависит от состо ни  сигнала на вход 25 регистра 39, поданного от элемента НЕ 46 (фиг. 1Эп) управлени  во врем  предварительного такта предыдущего вычислительного цикла и удерживаемого в течение всех вычислительных тактов вычислительного цикла.

В 1-й половине вычислительного та такта в регистр 36 производитс  запись промежуточного результата вычислени , вычисленного в предыдущем такте по сигналу элемента И-НЕ 62, поданному на вход 20 регистра 35.

Во врем  второй половины вычислительного такта по сигналу элемента И-НЕ 52, поданному на вход 16 узла 30 оперативной пам ти, происходит запись содержимого регистра 32, выходы которого по сигналу от элемента НЕ 45 (фиг.Юр) на входе 18 во 2-м полутакте имеют активное состо ние. Запись в регистр 32 содержимого регистра 31, регистра 38, регистра 39 или АЦП, происходит также во 2-м полутакте . Таким образом, в узел 30 оперативной пам ти во 2-м полутакте в соответствии с уравнением фильтра перезаписываетс  часть информации , считываемой из него во врем  1-го полутакта, и добавл етс  еще входной отсчет на данном вычислительном цикле и выходной .отсчет предыдущего вычислительного цикла.

Во врем  2-го полутакта происходи вычисление промежуточных результатов вычислени  в цифровом фильтре по информации , поданной на него с регистра 31, регистра 38, АЦП или регистра 39, а также в зависимости от состо ни  сигнала на входе 19, поданного от счетчика 42 (фиг.Юп) во врем  предварительного такта предыдущего вычислительного цикла, удер

5

0

живаемого в течение всех вычислительных тактов и определ ющего характер реализуемого фильтра (каждой из трех полосовых или фильтра низкой частоты (йнч)).

Во врем  1-го подготовительного подцикла по сигналу с регистра 5 (фиг.Юп) на входе 23 узла 37 оперативной пам ти выставл етс  адрес  чейки пам ти, из которой на этом же подцикле в соответствии с сигналом на входе 24 того же узла происходит перезапись содержимого в регистр 39 по сигналу от элемента И 59 на входе 28 регистра 39, поданному также в 1-м подготовительном подцикле, соответствующему выходному отсчету ФИЧ-октавы, расположенной на частотной оси над той, в которой обрабатываетс  фильтр в следующем вычислительном цикле.

Во втором подготовительном подцикле по сигналу регистра 56 на вхо- 5 де 23 узла 37 оперативной пам ти

выставл етс  адрес  чейки пам ти, из которой на этом же подцикле в соответствии с сигналом от элемента НЕ 48 на входе 24 того же узла 37 происходит перезапись в регистр 38 по сигналу от элемента И 60 (фиг.10м) на входе 27 регистра 38, поданному также во втором подцикле, выходного отсчета фильтра, полученного во врем  предыдущей реализации фильтра, и реализуемого в следующем заданном вычислительном цикле.

В течение третьего подготовительного подцикла по сигналу от узла 51 на входе 23 узла 37 оперативной пам ти выставл етс  адрес  чейки пам ти , в которую в соответствии с сигналом от элемента НЕ 48 (фиг. Юн) на входе 24 того же узла 37, происхо- 5 дит запись результатов вычислени  выходного отсчета фильтра, реализованного в предыдущий цикл.

На 1-м полутакте каждого 13-го предварительного такта каждого вычислительного цикла по сигналу элемента И 57 (фиг. Юз) на входе 22 регистра 36 происходит запись результатов вычислени  данного вычислительного цикла с ыхода регистра 35 в регистр 36. На втором полутакте предварительного такта происходит сброс в нулевое состо ние регистра 35 в соответствии с сигналами от элемента И 58 (фиг.Юи) на входе 21 этого же регистра, а так0

0

0

5

же происходит запись с выхода узла

53в счетчик 43 начала области пам ти в узле 30 оперативной пам ти, содержащем информацию об элементарном фильтре, обрабатываемом в следующем вычислительном цикле, по сигналу от элемента И-НЕ 61 (фиг.Юк). Сигнал разрешени  работы блока управлени  поступает на вход 29 генератора 40 с выхода АЦП при готовности последнего в работе.

Схема управлени  представл ет собой циклический автомат. Тактовые импульсы с генератора 49 тактовых импульсов (фиг.Юа) поступают на вход счетчика 41 по mod 13, с выхода которого (фиг.Юо) они поступают на вход циклического счетчика 42 по nod 512. Число 512 соответствует тому , что последовательность обрабатываемых фильтров повтор етс  через 64 поступлени  входного отсчета (при среднем числе реализованных фильтров на одно поступление входного отсчета равном 8), следовательно, через 512 вычислительных циклов. Показани  счетчика 42 идентифицирует фильт ( и соответствующую ему таблицу в блоке посто нной пам ти 33), подлежащий обработке, посредством определени  областей пам ти в узле 30 оперативной пам ти и в узле 37 оперативной пам ти, к которым необходимо обращатьс  во врем  вычислительных тактов и подготовительных подциклон. Идентификаци  осуществл етс  с помощью таблиц, наход щихс  в узлах 51 54посто нной пам ти, на вход которых подан сигнал с выхода счетчика 42. Узел 51 посто нной пам ти табулирует область пам ти в узле 37 оперативной пам ти дл  записи результата вычислени , выполненного на предыдущем аычислительном цикле, а также формирует сигнал сброса в нулевое состо ние счетчика 42 при досчете

до 512 подачей сигнала сброса на вход счетчика 42. Узел 53 посто нной пам ти табулирует область пам ти в узле 30 оперативной пам ти дл  чтени - записи информации на выходах этого блока, представл ющих собой срез битов в словах входных и выходных отсчетов одного элементарного фильтра. Узлы 52 н 54 табулируют область пам ти в узле 37 оперативной пам ти дл  перезаписи ее содержимого в регистры 38 и 39 соответственно дл  подготов

5

0

5

ки информации, необходимой в следующем вычислительном цикле. Выходы узла посто нном пам ти 51, регистров 55 и 56, на вход которых поданы сигналы с выходов узлов 54 и 52 соответственно , объединены на одну шину, что возможно при наличии у выходов указанных блоков 3-х состо ний. Управление состо нием выходов узла 51 и регистров 55 и 56 осуществл етс  с логической части схемы управлени , и содержащей также счетчик 44 по mod 13. Показание этого счетчика определ ют последовательность работы схемы во врем  вычислительного цикла (диаграммы фиг.10а-г). Сигнал сброса поступает с элемента И 58 блока управлени  (фиг.10н,д).

Элемент Н 46 по сути  вл етс  логическим дискриминатором выхода узла 52 посто нной пам ти и определ ет пару АЦП - регистр 38, регистр 38 - регистр 39.

Пример конкретного выполнени  рассмотрен дл  случа  применени  аналого-цифрового преобразовател  в качестве предыдущего блока, отождествленного с входной информационной Q линией дл  предлагаемого устройства, но возможно использование любых блоков , пыход которых представл ет собой цифровой последовательный код.

35

Claims (1)

1. Формула изобретени 

   0

   Устройство дл  цифровой фильтрации , содержащее цифровой фильтр и блок управлени , причем цифровой фильтр содержит блок посто нной пам ти , регистр, сумматор, а блок управлени  содержит с первого по четвертый элементы И, с первого по шестой элементы НЕ, первый счетчик, два эле- с мента И-ПЕ, отличающеес  тем, что, с целью повышени  быстродействи  и точности при многодиапазонной фильтрации, в устройство введены блок Лормировапи  адресов,блок пам ти, при этом в цифровом фильтре выход блока посто нной пам ти подключен к первому входу сумматора, выход которого подключен к информационному входу регистра, выход которого подключен к второму входу сумматора .при этом блок формировани  адресов содержит первый и второй регистры , узел оперативной пам ти, выход которого подключен к информационному входу первого регистра, выход которого подключен к информационному входу второго регистра, при этом выход второго регистра подключен к информационному входу узла оперативной пам ти, при этом блок пам ти содержит три регистра, узел оперативной пам ти, причем выход первого регистра подключен к информационному д входу оперативной пам ти, выход которого подключен к информационным входам , второго и третьего регистров,причем в блок управлени  введены с второго по четвертый счетчики, два ре- 15 гистра, четыре узла посто нной пам ти , тактовый генератор, выход которого подключен к второму входу первого элемента И-НЕ, к входу шестого элемента НЕ, счетному входу четвертого 20 счетчика, счетному входу третьего счетчика, счетному входу первого счетчика, ЕЫХОД которого подключен к счетному входу второго счетчика, выход которого подключен к адресным 25 входам первого, второго, третьего и четвертого узлов посто нной пам ти, при этом выход третьего узла посто нной пам ти подключен к входу установки третьего счетчика, выход чет- 30 вертого узла посто нной пам ти подключен к информациоиному входу первого регистра, выход второго узла посто нной пам ти подключен к информационному входу второго регистра и с входу второго элемента НЕ, при этом первый выход четвертого счетчика подключен к первому входу первого элемента И, второму входу четвертого элемента И, входу п того элемента НЕ, Q выход которого подключен к второму входу третьего элемента И, выход которого подключен к входу управлени  состо нием выходов первого регистра, при этом второй выход четвертого 45 счетчика подключен к второму входу второго элемента И, выход которого

   подключен к входу сброса четвертого счетчика, при этом третий выход четвертого счетчика подключен к входу ,-п четвертого элемента НЕ, к первому входу второго элемента И, к второму входу первого элемента И, выход которого подключен к входу третьего элемента НЕ, к первому входу перво- . го элемента И-НЕ, выход которого подключен к входу установки третьего счетчика, при этом выход третьего элемента НЕ подключен к первому входу второго элемента И-НЕ, выход четвертого элемента НЕ подключен к первому входу третьего элемента И, к пе первому входу четвертого элемента И, к входу управлени  состо нием выходов первого узла посто нной пам ти, второй выход которого подключен к входу сброса второго счетчика, выход четвертого элемента И подключен к входу управлени  состо нием выходог. второго регистра, выход шестого элемента НЕ подключен к второму входу элемента 1 -НЕ, выход которого подключен к входу первого элемента НЕ, при этом выход второго элемента И-НЕ блока управлени  подключен к входу синхронизации регистра цифрового фильтра, к входу синхронизации первого и второго регистров блока пам ти , к входу запись-считывание узла оперативной пам ти и входу синхронизации первого регистра блока формировани  адресов, выход первого регистра которого подключен к первому адресному входу блока посто нной пам ти цифрового фильтра, выход регистра которого подключен к информационному входу первого регистра блока пам ти, выход первого регистра которого  вл етс  информационным выходом устройства и подключен к первому информационному входу второго регистра блока формировани  адресов и к второму адресному входу блока посто нной пам ти цифрового фильтра, выход второго регистра блока пам ти подключен к второму информационному входу второго регистра блока формировани  адресов и к третьему адресному входу блока посто нной пам ти цифрового фильтра, при этом третий информационный вход второго регистра блока фомировани  адресов и четвертый адресный вход блока посто нной пам ти цифрового фильтра подключены к информационному входу устройства, при этом выход третьего счетчика блока управлени  подключен к адресному входу узла оперативной пам ти блока формировани  адресов, вход синхронизации второго регистра которого подключен к выходу первого элемента НЕ блока управлени , выход второго счетчика которого подключен к адресному входу блока посто нной пам ти цифрового фильтра, вход сброса регистра которого подключен к выходу второго элемента И блока управлени ,

   выход первого элемента И-НЕ которого подключен к входу синхронизации первого регистра блока пам ти, вход Запись-считывание узла оперативно пам ти которого подключен к выходу четвертого элемента НЕ блока управлени , выходы первого и второго регистров и первого узла посто нной пам ти которого подключены к адресному входу узла оперативной пам ти блока пам ти, входы управлени  со15

   сто нием ныходон второт о и третьего регистров которого подключены к выходу второго элемента ПК блока управлени , ныход четвертого опемента И которого подключен к входу режима второго регистра Гттока пам ти, вход режима третьего регистра которого подключен к ныходу третьего элемента И блока управлени , иход чапуска тактового генератора подключен к входу запуска устроиспы.

   Фиг. 2

   Фиг.З

   а

   Фиг Л

   Амплитуда

   Фиг. 8

   ЩФг,ФЗ фо

   / / //

   Фи.9

   фиг. 6

   Фиг. 7

   час/пата

   Фиг.Ю