SU1619401A1 - Code converter - Google Patents
Code converter Download PDFInfo
- Publication number
- SU1619401A1 SU1619401A1 SU894667962A SU4667962A SU1619401A1 SU 1619401 A1 SU1619401 A1 SU 1619401A1 SU 894667962 A SU894667962 A SU 894667962A SU 4667962 A SU4667962 A SU 4667962A SU 1619401 A1 SU1619401 A1 SU 1619401A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- installation
- unit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Преобразователь кода относитс к информационно-измерительной технике . Целью изобретени вл етс pjc- ширение функциональных возможностей за счет преобразовани произвольного Р-ичного кода с любым основанием в каждом разр де в произвольный код : другим основанием в каждом разр де, Преобразоватеть кода содержит блок 1 посто нной пам ти, счетчик 2 адреса, блок 3 формировани кратных, блок 4 формировани признаков, блок 5 суммировани и блок 6 управлени с соответствующими св з ми о В блоке посто нной пам ти записаны меры дл каждого Р-ичного разр да преобразуемого кода, выраженные в значени х выходного кода0 Дл каждого разр да преобразуемого кода находитс его отображение в значени х выходного кода путем умножени соответствующей меры на значение данного разр да. Полученные после умножени кратные суммируютс , а результат суммировани /шл етс искомым выходным кодом. 6 з. п, ф-ль:, 8 ил Ј (ЛThe code converter relates to information and measurement technology. The aim of the invention is to pjc-extend functionality by converting an arbitrary P-ary code with any base in each bit into an arbitrary code: another base in each bit. The code transform contains block 1 of permanent memory, counter 2 addresses, block 3 formations of multiples, block 4 of formation of attributes, block 5 of summation and block 6 of control with corresponding links. In the block of permanent memory, measures are recorded for each P-bit of the converted code, expressed in values of the output code yes0 For each bit of the code to be converted, it is mapped to the output code values by multiplying the corresponding measure by the value of the bit. The multiples obtained after multiplication are summed, and the result of summation / is sent to the desired output code. 6 h. p, fl :, 8 il Ј (L
Description
оэ соoe with
4. О4. About
316316
Изобретение относитс к информационно-измерительной и вычислительной технике и может быть использовано в системах с преобразованием произвольных Р-ичных кодов, а также в устройствах автоматики дл контрол и слежени за различными параметрамиThe invention relates to information-measuring and computing technology and can be used in systems with the conversion of arbitrary P-ary codes, as well as in automatic devices for monitoring and tracking various parameters.
Цепь изобретени - расширение функциональных возможностей за счет преобразовани произвольного Р-ичног о кода с любым основанием в каждом разр де в произвольный код с другим основанием в каждом разр де.The circuit of the invention is an extension of the functionality by converting an arbitrary P-actual code with any base in each bit into an arbitrary code with a different base in each bit.
На фиг. 1 изображена схема преоб- разрвател кода; на фиг.2 - функциональна схема блока формировани кратных; на фиг 3 - функциональна схема блока формировани признаков; на фиг. 4 - функциональна схема бло- ка суммировани ; на фиг. 5 - функциональна схема блока управлени ; на фиг.6 - схема управл емого распределител импульсов; на фиг. 7 - схема последовательно-параллельного регист- ра; на фиг 8 - схема регистра смещаемой записи« чFIG. 1 shows a code converter circuit; Fig. 2 is a functional block diagram of the formation of multiples; Fig. 3 is a functional block diagram of the formation of features; in fig. 4 is a functional block addition circuit; in fig. 5 is a functional block diagram of the control unit; Fig. 6 is a diagram of a controlled pulse distributor; in fig. 7 shows a serial-parallel register; Fig 8 is a diagram of the register of the shiftable record
Преобразователь кода фиг.1 со-, содержит блок 1 посто нной пам ти, счетчик 2 адреса, блок 3 формировани кратных, блок 4 формировани признаков , блок 5 суммировани , блок 6 управлени , вход 7 запуска преобразовател , вход 8 установки преобразовател , выход 9 регистрации преобразовател , вход 10 адреса преобразовател , выход 11 признака переполнени преобразовател , выход 12 первого операнда блока 3 формировател кратных , вход 13 второго операнда блока 3 формировани кратных, вход 14 выходного основани блока 3 формировани кратных, вход 15 установки блока 3 формировани кратных,, вход 16 первых импульсов-блока 3 формировани кратных, вход 17 вторых импульсов блока 3 формировани кратных, вход 18 блокировки блока 3 формировани кратных, выход 19 кратного блока 3 формировани кратных, выход 20 синхронизации блока 3 формировани кратных, выход 21 обнулени блока 3 формировани кратных, вход 22 меры блока 4 формировани признаков, первый, второй и третий тактовые входы 23-25 блока 4 формировани признаков, первый, второй и третий входы 26-28 установки блока 4 формировани признаков, вход 29 обнулени The code converter of FIG. 1 co. Contains a block 1 of permanent memory, an address counter 2, a multiples forming unit 3, a characteristic generation unit 4, a summing unit 5, a control unit 6, a converter start input 7, a converter installation input 8, output 9 registering a converter, converter address input 10, converter overflow indication output 11, output 12 of the first operand of the imaging unit 3 multiples, input 13 of the second operand of the formation multiples 3, input 14 of the output base of the formation multiples 3, installation input 15 block 3 forming multiples ,, input 16 first pulses of block 3 forming multiples, input 17 second pulses of block 3 forming multiples, input 18 blocking block 3 forming multiples, output 19 multiples of block 3 forming multiples, output 20 synchronization of block 3 forming multiples, output 21 zeroes of the formation unit 3 multiples, the input 22 measures of the feature formation unit 4, the first, second and third clock inputs 23-25 of the attribute forming unit 4, the first, second and third inputs 26-28 of the installation of the feature forming unit 4, zeroing input 29
5 0 5 5 0 5
5five
00
5five
00
5five
блока 4 формировани признаков, вход 30 блокировки блока 4 формировани признаков, вход 31 переноса блока 4 формировани признаков, последовательный выход 32 меры блока 4 формировани признаков, последовательный выход 33 преобразуемого кода блока 4 формировани признаков, последователь ний выход 34 выходного основани блока 4 формировани признаков, выход 35 признака кратного блока 4 формировани признаков,выход 36 признака обнулени блока 4 формировани признаков,выход 37 признака переполнени блока 4 формирова- -ни признаков, выход 38 признака окончани преобразовани , блока 4 формировани признаков, выход 39 блокировки блока 4 формировани признаков, вход) 40 признака обнулени блока 4 формировани признаков, вход 41 операнда блока 5 суммировани , вход 42 кода выходного основани блока 5 суммировани , тактовый вход 43 блока 5 суммировани , первый, второй, третий и четвертый входы 44-47 установки блока . 5 суммировани , выход 48 переноса блока 5 суммировани , выход 49 при- ; знака обнулени блока 5 суммировани , вход 50 признака кратного блока 6 управлени , вход 51 признака окончани блока 6 управлени , вход 52 признака обнулени .блока 6 управлени , вход 53 синхронизации блока 6 управлени , выход 54 первых импульсов блока 6 управлени , выход 55 вторых импульсов блока 6 управлени , выход 56 третьих импульсов блока 6 управлени , первый, второй, третий, четвертый и п тый выходы 57-61 сигналов установки блока 6 управлени и выход 62 тактового сигнала блока 6 управлени block 4 of formation of signs, input 30 of blocking block 4 of formation of signs, input 31 of transfer of block 4 of formation of signs, serial output 32 of measure of block 4 of formation of signs, serial exit 33 of the converted code of block 4 of formation of signs, sequence output 34 of output base of block 4 of formation of signs , the output 35 of the feature of the multiple feature formation unit 4, the output 36 of the zero sign of the characteristic formation unit 4, the output 37 of the overflow indication feature of the formation 4 of the same signs, the output 38 of the feature completion of conversion, block 4 of formation of signs, output 39 of blocking block 4 of formation of signs, input) 40 sign of zeroing of block 4 of formation of signs, input 41 of operand of block 5 of summation, input 42 of code of the output base of block 5 of summation, clock input 43 of block 5 of summation, first The second, third and fourth inputs of the block installation 44-47. 5 summation, transfer output 48, block 5 summation, output 49 with; of the zeroing sign of the summation block 5, the input 50 of the sign of the multiple control block 6, the input 51 of the sign of the end of the control block 6, the input 52 of the zero sign of the control block 6, the synchronization input 53 of the control block 6, the output 54 of the first pulses of the control block 6, the output 55 of the second pulses control unit 6, output 56 of the third pulses of control unit 6, first, second, third, fourth and fifth outputs 57-61 of the installation signals of control unit 6 and output 62 of the clock signal of control unit 6
Блок 3 формировани кратных (фиг.2) содержит умножитель 63, три сумматора 64-66, счетчик 67 импульсов , четыре группы элементов 68-71 пам ти, три коммутатора 72-74, группу элементов 75 запрета, группу элементов НЕ 76, элемент ИЛИ-НЕ 77, элемент ИЛИ 78 и элемент 79 запрета.The formation unit 3 multiples (Fig. 2) contains a multiplier 63, three adders 64-66, a pulse counter 67, four groups of memory elements 68-71, three switches 72-74, a group of prohibition elements 75, a group of elements NOT 76, an element OR -NO 77, element OR 78 and element 79 of the ban.
Блок 4 формировани признаков фиг.З) содержит три последовательно-параллельных регистра 8Q-82, два статических регистра 83 и 84, триггер 85, три элемента ИЛИ-НЕ 86-88, элемент И 89, элемент И-ИЛИ 90.. Блок 5 суммировани (фиг«4) содержит два сумматора 91 и 92, коммутатор 93,Block 4 of the formation of features of FIG. 3) contains three serial-parallel registers 8Q-82, two static registers 83 and 84, trigger 85, three elements OR-NE 86-88, element AND 89, element AND-OR 90 .. Block 5 summation (FIG. "4) contains two adders 91 and 92, switch 93,
5151
триггер 94, регистр 95 смещаемой записи , распределитель 96, выходной последовательно-параллельный регистр 97, элемент ИЛИ 98 и группу элементов НЕ 99.trigger 94, shift register 95, valve 96, output serial-parallel register 97, element OR 98, and a group of elements NOT 99.
Блок 6 управлени (фиг.5) содержит управл емый распределитель 100 импульсов, D-триггер 101, три IK- триггера 102-104, одновибратор 105, элемент ИЛИ 106, генератор 107 тактовых импульсов, тактовый вход 108 управл емого распределител 100 им- ггульсов, вход 109 запуска, вход ПО разрешени включени , вход 111 синхронизации управл емого распределител 100 импульсов, вход 112 признака кратнрго управл емого распределител 100 импульсов, вход 113 признак обнулени управл емого распределител 100 импульсов, выход 114 первого управл емого распределител 100 импульсов , выход 115 второго импульса, выход 116 третьего импульса управл емого распределител 100 импульсов выход 1 1 7 сигнала установки и выход 118 сигнала управлени управл емого распределител 100 импульсов.The control unit 6 (FIG. 5) contains a controlled pulse distributor 100, a D-flip-flop 101, three IK-flip-flops 102-104, a single-oscillator 105, an OR 106 element, a clock pulse generator 107, a clock input 108 of a controlled distributor 100 pulses , start input 109, enable enable input, synchronized pulse distributor 100 input pulses 100, multiply controlled pulse distributor 100 input 112, pulse 113 controlled zero output, pulse 100 controlled distributor output 114, first controlled pulse distributor 100, output 1 15 of the second pulse, the output 116 of the third pulse of the controlled distributor 100 pulses the output 1 1 7 of the setup signal and the output 118 of the control signal of the controlled distributor 100 pulses.
Управл емый распределитель 100 импульсов (фиг.6) содержит три триггера 119-121, п ть элементов ИЛИ 122- 126, четыре элемента И 127-130, первый элемент 131 запрета, п тый элемент И 132, второй и третий элементы 133 и 134 запретаоThe controlled distributor 100 pulses (Fig. 6) contains three flip-flops 119-121, five elements OR 122-126, four elements AND 127-130, the first element 131 prohibition, the fifth element And 132, the second and third elements 133 and 134 banned
Последовательно-параллельный регистр 80 (81,82,97) (фиг.) имее- параллельный вход 135, вход 136 разрешени параллельной записи, тактовый вход 137, вход 138 установки в О, последовательный выход 139 и параллельный выход 140 последовательно-параллельного регистра и содержит в каждом из m разр дов.(т - количество r-ичных разр дов) п двоичных разр дов , а в каждом двоичном разр де триггер 141, элемент ИЛИ 142, элемент И 143 и элемент 144 запрета.The serial-parallel register 80 (81,82,97) (fig.) Has a parallel input 135, a parallel recording enable input 136, a clock input 137, a setting input 138 of O, a serial output 139 and a parallel output 140 of a serial-parallel register and contains in each of the m bits. (t is the number of r-ary bits) n binary bits, and in each binary bit de trigger 141, the element OR 142, the element And 143 and the element 144 of the ban.
Регистр 95 смещаемой записи (фиг.8) имеет информационный вход 145, тактовый вход 146, вход 147 установки в О,, вход 148 разрешени записи и выход 149 о Регистр 95 смещаемой записи содержит в каждом r-ичном разр де п триггеров 150 и п элементов И-ИЛИ 151,,The biased write register 95 (Fig. 8) has an information input 145, a clock input 146, an installation input 147 into O, a recording resolution input 148 and an output 149 °. The biased recording register 95 contains, in each r-bit bit n, flip-flops 150 and n elements AND-OR 151 ,,
Преобразователь кода работает, следующим образом.The code converter works, as follows.
40164016
Преобразователь кода может осуществл ть преобразование любого произвольного Р-ичного кода с любым натуральным значением основани каждого из разр дов в любой произвольный г-ичный код с любым натуральным значением каждого разр да0 Преобразование осуществл етс по следующей меЮ тодике,, Дл каждого Р-пчного разр да преобразуемого кода определ етс величина единицы данного Р-нчного разр да, выраженна величинами разр дов выходного r-ичного кода, т„е,The code converter can convert any arbitrary P-ary code with any natural base value of each of the bits into any arbitrary g-ary code with any natural value of each bit 0. The conversion is carried out according to the following method. Yes, the code to be converted determines the unit value of the given P-night bit, expressed by the bits of the output r-ary code, m,
15 мера данного разр да Полученные меры записываютс в блок посто нной пам ти . Затем кажда мера умножаетс на величину соответствующего ей Р-ичного разр да преобразуемого кода В ре20 зультате умножени дл каждого Р-ич- ного разр да образуютс соответствующие кратные. Полученные кратные последовательно суммируютс Сумма кратных вл етс результатом преобразова25 ни , выраженным в r-ичном выходном коде.15 measure of this bit The measures obtained are recorded in a block of permanent memory. Then, each measure is multiplied by the value of the corresponding P-ary bit of the code to be converted. As a result of the multiplication, corresponding multiples are formed for each P-ary bit. The resulting multiples are successively summed. The sum of multiples is the result of a transform, expressed in the r-ary output code.
В исходном состо нии триггер 102 (фиг.5) находитс в 0м. На вход 7 подаетс сигнал запуска, на входы уста30 новки статических регистров 83 и 84 (фиг.З) подаютс соответственно значени преобразуемого кода и оснований разр дов выходного кода (входы установки статических регистров 83 и 84In the initial state, trigger 102 (FIG. 5) is at 0m. A start signal is applied to input 7, the settings of the static registers 83 and 84 (Fig. 3) are supplied to the values of the converted code and the bases of the output code bits (the inputs of the static registers 83 and 84
25 не показаны), На вход 10 подаетс код начального адреса, определ ющий адрес первой меры в блоке 1 пам ти. Первым после подачи сигнала Запуск отрицательным фронтом тактового им40 пульса включаетс в 1 триггер 102, на выходе 9 по вл етс сигнал О, разрешающий преобразование;, Отрицательным фронтом следующего тактового , импульса включаетс в 1 триггер 10325 are not shown). Input code 10 is supplied with a starting address code defining the address of the first measure in memory block 1. After the signal has been given, the first start of the negative edge of the pulse pulse is included in 1 flip-flop 102, at output 9 an O signal appears that allows the conversion; The negative edge of the next clock pulse is switched on in flip-flop 103
45 и на выходе 57 блока 6 управлени по вл етс первый импульс установки (У1), по которому в счетчик 2 записываетс код начального адреса, в регистры 83 и 84 записываютс преобразуе50 мый код и основани разр дов выходного кода соответственно, в блоке 3 формировани кратных (фиг,2) устанавливаетс в О счетчик 67, элементы 68 и 69 пам ти, в блоке 5 сумми55 ровани (фиг.4) устанавливаютс в45 and the output 57 of the control unit 6 the first impulse of the installation (U1) appears, according to which the code of the initial address is written to counter 2, the convertible code and the base of the output code bits are written to the registers 83 and 84, respectively, in block 3 forming multiples (FIG. 2) is installed in O, the counter 67, the elements 68 and 69 of the memory, in block 5, the sums (Fig. 4) are installed in
О выходной регистр 97. Преобразователь подготовлен к началу преобразовани . Отрицательным фронтом второго тактового импульса отключаетс первыйO Output register 97. The converter is prepared for the start of the conversion. The negative edge of the second clock pulse turns off the first
716716
импульс установки (У1), а на выходе 58 блока 6 управлени по вл етс второй импульс установки (У2). В блоке 4 формировани признаков (фиг.З) по второму импульсу установки в ре- гистр 81 записываетс преобразуемый код из статического регистра 83, в регистр 82 записываютс основани разр дов выходного кода из статичес- кого регистра 84, устанавливаетс в О триггер 85. В блоке 5 суммировани по второму импульсу установки устанавливаютс в О распределитель 96, триггер 94,impulse setting (U1), and at the output 58 of the control unit 6 a second impulse setting (U2) appears. In block 4, the formation of signs (FIG. 3) records the converted code from the static register 83 into the register 81, the base of the output register bits of the static register 84 is written into the register 82, the trigger 85 is set to 0 in the register 82. block 5, the summation on the second pulse of the installation are installed in the O valve 96, trigger 94,
Регистр 95 смещаемой записи устанавливаетс в О импульсом с выхода 61 блока 6 управлени , на котором вырабатываетс импульс после прохождени отрицательного фронта второго импульса установки У2 и третьего импульса (ИЗ)„ Импульсом с выхода од- новибратора 105 производитс также запись значени меры в регистр 80 блока 4 формировани признаков с вы- хода блока 1 пам ти„ Второй импульс установки У2) подаетс также на вход 109 управл емого распределител 100 импульсов.. Отрицательным фронтом тактового импульса, которым отключаетс второй импульс установки (У2), включаетс в единицу триггер 119 (Т1), управл емого распределител 100 импульсов (фиг.6). В этот момент признак кратного (ПК) на выходе 35 блока 4, признак выходного основани (Иг) на выходе 36 блока 4, признак окончани (ПО) на выходе 38 блока 4 и признак переполнени (ПП) на выходе 37 блока 4 отсутствуют и равны нулю. На вход, сумматора 66 блока 3 формировани кратных подаетс основание первого разр да выходного кода с выхода регистра 82 блока 4The shift record register 95 is set to O by the pulse from the output 61 of the control unit 6, which produces a pulse after passing the negative front of the second pulse of the U2 unit and the third pulse (FROM). A measure from the output of the single-oscillator 105 also records the measure value in the register 80 of the block 4 formation of signs from the output of the memory block 1 "The second pulse of the installation U2) is also fed to the input 109 of the controlled distributor 100 pulses. The negative edge of the clock pulse, which turns off the second pulse Setups (Y2), the trigger 119 (T1) of the controlled pulse distributor 100 is included in the unit (Fig. 6). At this moment, the sign of the multiple (PC) at the output 35 of block 4, the sign of the output base (R) at the output 36 of block 4, the sign of the end (F) at the output 38 of block 4 and the sign of overflow (PP) at the output 37 of block 4 are missing and equal to zero. The input of the adder 66 of the formation unit 3 multiples is supplied with the base of the first bit of the output code from the output of the register 82 of the unit 4
На входы 12 и 13 блока 3 подают- с соответственно первый разр д меры с выхода 32 блока 4 и первый разр д преобразуемого кода с выхода 33 блока 4„ На выходе умножител 63 блока (фиг.2) образуетс произведение количества двоичных единиц первого разр да меры на количество двоичных единиц первого разр да преобразуемого кода, выраженное в двоичном коде. Полученное произведение подаетс на вход сумматора 64, на другой вход ко- торого подаетс значение переносов предыдущего цикла с выходов элементов 68 пам ти группы, в данном слуThe inputs 12 and 13 of block 3 are supplied with, respectively, the first discharge of the output from output 32 of block 4 and the first discharge of the code being converted from output 33 of block 4. At the output of block multiplier 63 (Fig. 2), the product of the number of binary units of the first discharge is formed measures on the number of binary units of the first bit of the code being converted, expressed in binary code. The resulting product is fed to the input of the adder 64, to the other input of which the value of the transfers of the previous cycle from the outputs of the elements 68 of the memory of the group is applied, in this case
8eight
5 Q 5 Q
, 5 , five
00
00
чае нули. Полученна сумма с выхода сумматора 64 подаетс на один вход сумматора 65, на второй вход которого подаетс инверсное значение основани первого разр да выходного кода, на вход переноса сумматора 65 подаетс Лог.1. На выходе сумматора 65 образуетс разность между значением кода с выхода сумматора 64 и основанием первого разр да выходного кода. Если эта разность больше или равна нулю, то на выходе переноса сумматора 65 единица и сигнал СИНХР на выходе блока 20, блока 3 равен единице. Если эта разность меньше нул , то на выходе переноса сумматора 65 нуль и сигнал СИНХР на выходе 20, блока 3 равен нулю. Сигнал СИНХР подаетс на вход 53 блока 6 управлени и при значении равном единице, поддерживает триггер 119 (фиго6) во включенном состо нии. Если сигнал СИНХР становитс равным нулю, то следующим тактом триггер 119 (Т1) отключаетс , а включаетс триггер 120 (Т2). При включенном триггере 119 (XI) на выходе 54 блока 6 управлени образуютс первые импульсы (И1), которые подаютс на вход 16 блока 3. Если сигнал СИНХР равен единице, то каждым импульсом (И1) счетчик 67 увеличивает свое значение на единицу, а элементы 68 и 71 пам ти группы наход тс в состо нии предыдущего значени .tea zeros. The sum received from the output of the adder 64 is fed to one input of the adder 65, to the second input of which the inverse value of the base of the first bit of the output code is fed, to the transfer input of the adder 65 Log.1 is fed. At the output of the adder 65, a difference is formed between the code value from the output of the adder 64 and the base of the first bit of the output code. If this difference is greater than or equal to zero, then at the transfer output of the adder 65 is one and the SYNHR signal at the output of block 20, block 3 is equal to one. If this difference is less than zero, then the output of the transfer of the adder 65 is zero and the signal SYNHR at the output 20, block 3 is equal to zero. The SYNCHR signal is applied to the input 53 of the control unit 6 and, when the value is equal to one, it maintains the trigger 119 (FIG. 6) in the on state. If the SYNCHR signal becomes zero, then the next clock trigger 119 (T1) is turned off, and trigger 120 (T2) is turned on. When the trigger 119 (XI) is turned on, the output 54 of the control unit 6 produces the first pulses (I1), which are fed to the input 16 of the block 3. If the SINHR signal is equal to one, then each pulse (I1) counter 67 increases its value by one, and the elements 68 and 71 of the memory of the group are in the state of the previous value.
В элементах 69 пам ти группы накапливаетс с каждым импульсом И1 сумма основани данного разр да выходного кода. В элементы 70 пам ти группы каждым импульсом (И1) записываетс значение с выхода сумматора 65, Как только на выходе переноса сумматора 65 по вл етс нуль, то значит сумма количества оснований данного разр да выходного кода превысила сумму произведени с выхода умножител 63 и переносов предыдущего цикла , получаемую на выходе сумматора 64. В счетчике 67 в этот момент записано количество единиц, равное количеству оснований данного разр да, выходного кода, содержащихс в сумме произведени с выхода умножител 63 и переносов предыдущего цикла с выхода элементов пам ти 68, В элементах 70 пам ти группы записана разность этих значений, полученна в предыдущем такте на выходе сумматора 65. Сигнал СИНХР равный нулю, подаетс на входы элементов И 130 и запрета 131 (фиг. 6) управл емого, распределител импульсов. На входе 16 блока 3 образуетс последний импульс (И1) данного цикла. По этому импульсу счетчик 67 будет в состо нии хранени , в элементы 68 пам ти группы переписываетс количество переносов в следующий разр д из счетчика 67. В элементы 71 из элементов 70 пам ти группы переписываетс значение полученного остатка данного разр да.In the memory elements 69 of the group, with each pulse I1, the sum of the base of this bit of the output code is accumulated. In the group 70 memory elements, each pulse (I1) records the value from the output of the adder 65. As soon as the output of the transfer of the adder 65 appears zero, it means the sum of the number of bases of this bit of the output code exceeded the sum of the product of the output of the multiplier 63 and the previous transfers cycle, obtained at the output of the adder 64. The counter 67 at this moment records the number of units equal to the number of bases of this bit, the output code contained in the sum of the output from the output of multiplier 63 and transfers of the previous cycle from output of memory elements 68, group 70 memory elements recorded the difference of these values obtained in the previous cycle at the output of the adder 65. The SYNHR signal equal to zero, is fed to the inputs of the elements And 130 and prohibition 131 (Fig. 6) controlled pulse distributor . At the input 16 of block 3, the last pulse (I1) of this cycle is formed. On this pulse, the counter 67 will be in the storage state, the number of transfers to the next bit from the counter 67 is rewritten to the group memory 68. The value of the resulting residual bit is rewritten to the elements 71 of the group 70 memory elements.
Одновременно с этим отключаетс триггер 119 (Т1) и включаетс триггер 120 (Т2) управл емого распределител 100. На выходе 19 блока 3 по вл етс значение данного разр да получаемого кратного, которое подаетс на вход 41 блока 5 суммировани (фиг.4). Полученное значение данного r-ичного разр да суммируетс на сумматоре 91 со значением этого же по номеру разр да, хран щегос в выходном регистре 97. На сумматоре 92 из полученной суммы производитс вычитание основани данного разр да выходного кода, а на коммутаторе 93 выбираетс значение с выхода сумматора 91 , если сумма меньше основани , или значение с выхода сумматора 92, если сумма больше или равна основанию. Полученное значение данного r-ичного разр да подаетс с выхода коммутатора 9 на вход регистра 95 смещаемой записи В момент по влени следующего тактового импульса на выходе 55 блока 6 управлени по вл етс второй импульс (И2), который подаетс на вход 17 блока 3, вход 24 блока 4 и вход 43 блока 5. По второму импульсу (И2) в блоке 3 устанавливаютс в О счетчик 67, элементы 69 пам ти группы, в блоке 4 отрицательным фронтом второго импульса производитс сдвиг содержимого в регистрах 80 и 82 (меры и выходных оснований}, в триггер 85 записываетс значение ПК„ В блоке 5 суммировани по отрицательному фронт второго импульса происходит запись в первый разр д регистра 95 смещаемой записи кода с выхода коммутатора 93, сдвиг на один разр д распределител 96, который разрешает запись в следующий разр д регистра 95 смещаемой записи, сдвиг на один разр д в сторону младших разр дов содержимого выходного регистра 97 и запись значени переноса с выхода переSimultaneously, the trigger 119 (T1) is turned off and the trigger 120 (T2) of the controlled distributor 100 is turned on. The output 19 of block 3 shows the value of this bit of the multiple that is fed to the input 41 of the summation block 5 (Fig. 4). The resulting value of this r-bit bit is summed at adder 91 with the value of the same bit number stored in output register 97. At adder 92, the base of this bit of the output code is subtracted from the obtained amount, and at switch 93, the value of c is selected the output of the adder 91, if the sum is less than the base, or the value from the output of the adder 92, if the sum is greater than or equal to the base. The obtained value of this r-ary bit is fed from the output of the switch 9 to the input of the register 95 of the shifting record. At the moment of the next clock pulse output, the output 55 of the control unit 6 appears the second pulse (I2), which is fed to the input 17 of the unit 3, input 24 of block 4 and input 43 of block 5. On the second pulse (I2) in block 3, the counter 67 is set, the group memory elements 69, in block 4, the negative edge of the second pulse shifts the contents in registers 80 and 82 (measures and output bases }, the trigger value 85 is written to the PC. block 5, the negative edge of the second pulse is written to the first bit of the register 95 shiftable write code from the output of switch 93, a shift by one bit of the distributor 96, which allows writing to the next bit of the register 95 of the shifted record, shift by one bit in side of the lower bits of the contents of the output register 97 and the recording of the transfer value from the output of the trans
5five
00
5five
00
5five
00
5five
00
5five
носа сумматора 92 в триггер 94. Таким образом сери первых импульсов (И1) формирует один разр д кратного .the nose of the adder 92 to the trigger 94. Thus, the series of first pulses (I1) forms one bit of the multiple.
Последним импульсом серии значение этого разр да передаетс на вход блока 5 суммировани . По второму импульсу (И2) в блоке 5 производитс суммирование этого разр да с соответствующим разр дом полученной в предыдущем цикле суммы и запись полученного значени в регистр 95 смещаемой записи, в котором формируетс нова сумма. После второго импульса на вход 12 блока 3 подаетс следующий разр д меры, а на вход 14 подаетс следующий разр д основани выходного кода. Если после отрицательного фронта второго импульса (И2) предыдущего цикла на выходе 35 блока 4 не возникает ПК9 означающий окончание получени одного кратного, то О с выхода 35 блока 4 подаетс на вход элемента 133 запрета управл емого распределител 100 (фиг.6) и разрешает включение следующим тактом триггера 119 (Т) и отключение триггера 120 (Т2). Начинаетс цикл образовани следующего разр да получаемого кратногоThe last pulse of the series, the value of this bit is transmitted to the input of block 5 summation. For the second pulse (I2) in block 5, this bit is summed with the corresponding bit obtained in the previous cycle of the sum and the record of the value obtained in the register 95 of the record being shifted, in which the new sum is formed. After the second pulse, the next digit of the measure is applied to the input 12 of block 3, and the next digit of the output code is fed to the input 14. If, after a negative front of the second pulse (I2) of the previous cycle, at output 35 of block 4, PK9 does not occur, signifying the end of receiving one time, then O from output 35 of block 4 is fed to the input of prohibition element 133 of controlled distributor 100 (Fig.6) and enables activation following trigger trigger 119 (T) and disabling trigger 120 (T2). The next bit formation cycle begins.
Аналогично предыдущему циклу подаетс сери первых импульсов (И1), продолжающа с до по влени сигнала СННХР, равного нулю, на выходе переноса сумматора 65. Если сигнал СИНХР, равный нулю, по вл етс до подачи первых импульсов, то на вход элементов 71 пам ти группы подключаетс через коммутаторы 73 и 74 выход сумматора 64, так как на выходе переноса счетчика 67 будет единица, означающа наличие всех нулей в счетчике 67. В этом случае первым по счету импульсом (И1) полученный код данного выходного разр да записываетс в элементы 71 пам ти группы и подаетс на вход 41 блока 5. Триггер 119 (Т1) отключаетс в О, триггер 120 (Т2) включаетс в 1. Вырабатываетс второй импульс (И2), по которому производ тс действи аналогично предыдущему циклу о ,Similarly to the previous cycle, a series of first pulses (I1) is applied, continuing until the occurrence of a SNNHR signal equal to zero, at the transfer output of the adder 65. If the SYNCS signal equal to zero appears before the first pulses, then the input of the memory elements 71 the group is connected via switches 73 and 74 output of adder 64, since the transfer output of counter 67 will be one, meaning that all zeros are in counter 67. In this case, the first pulse received by the pulse (I1) is the resulting code of this output bit these groups and is given to input 41 of block 5. Trigger 119 (T1) is turned off at O, trigger 120 (T2) is turned on 1. A second pulse is generated (I2), which is performed according to the previous cycle o,
Если по отрицательному фронту второго импульса предыдущего цикла ПК на выходе 35 блока 4 равен нулю, то снова по вл етс сери первых импульсов (И1)о Если на выходе 35 блока 4 по вл етс ПК, равный единице, то этоIf the negative pulse of the second pulse of the previous cycle PC at the output 35 of block 4 is zero, then a series of first pulses (I1) o appears. If at the output 35 of block 4 appears a PC equal to one, then
означает, что во всех разр дах регистра 80 бпока 4, кроме младшего, будут нули. В элементах 68 пам ти группы будут также все нули Дл этого выходы 2(l-n)...m(l-n) регистра 80 соединены с выходами элемента ИЛИ- НЕ 86 (фиг.З). В зависимости от соотношени величин разр дов преобразуемого кода и выходных оснований ПК может по вл тьс сразу либо дважды, В случае двойного по влени после первого по влени ПК по отрицательному фронту второго импульса(И2) снова включаетс триггер 119 (Tl) и отключаетс триггер 120 (Т2), по вл етс сери первых импульсов (И1) на выходе 54 блока 6 управлени При обработке последнего разр да меры по последнему импульсу серии первых импульсов (И1) в элементы 68 пам ти группы могут быть записаны переносы в следующий разр де В этом случае ПК на выходе 35 блока 4 снова будет равен нулю при возникновении второго импульса (К2} на выходе 55 блока 6 управлени .means that in all bits of the register 80 bpok 4, except the younger one, there will be zeros. In the group 68 memory elements there will also be all zeros. For this, the outputs 2 (l-n) ... m (l-n) of register 80 are connected to the outputs of the element OR-86 (fig. 3). Depending on the ratio of the values of the bits of the code being converted and the output bases of the PC, it can appear immediately or twice. In the case of double appearance after the first appearance of the PC, the trigger 119 (Tl) turns on again on the negative front of the second pulse (I2) and the trigger 120 turns off (T2), a series of first pulses appears (I1) at output 54 of control unit 6 When processing the last digit of the measure by the last pulse of a series of first pulses (I1), transfers to the next bit can be recorded in group 68 pc case on you The stroke 35 of block 4 will again be zero when a second pulse occurs (K2} at the output 55 of the control block 6.
Чередование первых (И1) и вторых (И2) импульсов будет до тех пор, пока в элементах 68 пам ти группы по последнему импульсу серии первых импульсов (Ш) не будут записаны все нули. Тогда вторично по вл етс ПК на выходе 35 блока 4 и по отрицательному фронту второго импульса (И2) включаетс триггер 85 блока 4, блокирующий выход 19 блока 3 после получени очередного кратного, и могут возникнуть два случа . В первом случае, когда Пг на выходе 36 блока 4 равен нулю, триггер 120 (Т2) распределител 100 - в состо нии 1, продолжаетс выдача серии вторых импульсов (И2) по выходу 55 блока 6 управлени и формирование очередной суммы кратных в регистре 95 смещаемой записи о Во втором случае, когда Пг становитс равен единице, следующим тактом включаетс триггер 121 (ТЗ), а триггер (И2) отключаетс о По вл етс третий импульс (ИЗ) на выходе 56 блока 6 управлени .The alternation of the first (I1) and second (I2) pulses will be until all the zeros are recorded in the 68 elements of the memory group for the last pulse of the series of the first pulses (W). Then a PC appears again at the output 35 of the block 4 and the negative edge of the second pulse (I2) turns on the trigger 85 of the block 4, blocking the output 19 of the block 3 after receiving the next multiple, and two cases may occur. In the first case, when Pg at output 36 of block 4 is zero, trigger 120 (T2) of distributor 100 is in state 1, the series of second pulses (I2) on output 55 of control block 6 continues and the next sum of multiples in register 95 is shifted Records In the second case, when PG becomes equal to one, the next clock starts the trigger 121 (TZ), and the trigger (I2) turns off. By the third pulse (FM) at the output 56 of the control unit 6.
По включению триггера 121 (ТЗ) производитс счет в счетчике 2 адреса , по отключению триггера 121 (ТЗ) - сдвиг преобразуемого кода в регистре 81 на один Р-ичный разр д. По третьему импульсу (ИЗ) в регистр 82 из статического регистра 84 записываютс By turning on trigger 121 (TZ), the counter in the 2 addresses is counted; to disable trigger 121 (TK), the code in the register 81 is shifted by one P-bit. By the third pulse (IZ) to the register 82 from the static register 84 are written
00
5five
00
5five
00
5five
00
5five
00
5five
основани выходного кода, устанавливаетс в О триггер 85 блокировки, который включаетс в 1 импульсом (И2 при наличии ПК„ В блоке 5 суммировани в выходной регистр 97 записы- вываетс код новой суммы кратных из регистра 95 смещаемой записи, устанавливаютс в О распределитель 96 и триггер 94. По импульсу одновиб- ратора 105 блока 6, вырабатываемому после отрицательного фронта третьего импульса, в регистр 80 блока 4 записываетс значение следующей меры из блока 1 пам ти, в блоке 5 устанавливаетс в О11 регистр 95 смещаемой записи. Преобразователь подготовлен к обработке следующего кратного-.base of the output code is set to lockout trigger 85, which is included in 1 pulse (I2 with PC). In block 5, the summation in the output register 97 is written, the code of the new sum of multiples from the register 95 of the record being shifted, set in the distributor 96 and the trigger 94. The impulse of the one-shot 105 of block 6, generated after the negative edge of the third pulse, writes the value 80 of block 4 to the register 80 of block 4, the next measure from memory block 1, and in block 5 the offset register 95 is set to O11. flax to handle the next multiple-.
При включенном триггере 121 ТЗ) отрицательным фронтом очередного такта включаетс триггер 119 (Т1) и отключаетс триггер 121 (ТЗ). Начинаетс цикл обработки следующего кратного , который аналогичен предыдущему. После цикла обработки последнего разр да преобразуемого кода по отрицательному фронту третьего импульса производитс сдвиг преобразуемого кода в регистре 8J. В регистре 81 будут все нули и на выходе элемента ИЛИ-НЕ 87 по вл етс ПО, который подаетс на К-вход триггера 102 блока 6 управлени . Отрицательным фронтом следующего такта триггер 102 отключаетс , в выходной регистр 97 по третьему импульсу (ИЗ) записываетс преобразованный код с выходов регистра 95 смещаемой записи. Преобразование оконченооWhen the trigger 121 TZ is on, the negative front of the next clock cycle triggers the trigger 119 (T1) and turns off the trigger 121 (TZ). The processing cycle of the next multiple begins, which is similar to the previous one. After the processing cycle of the last digit of the converted code, the negative edge of the third pulse shifts the converted code in register 8J. In the register 81 there will be all zeros and the output of the OR-NOT 87 element will be software, which is applied to the K input of the trigger 102 of the control unit 6. The negative edge of the next clock trigger 102 is turned off, the converted code from the outputs of the register 95 of the shifted record is written to the output register 97 on the third pulse (FM). Conversion complete
Дл правильного преобразовани должно соблюдатьс соответствие масштабов преобразуемого и выходного кодов . В случае, если масштабы не соблюдены , на выходе 37 блока 4 по вл етс ПП.For proper conversion, the scales of the conversion and output codes must be matched. In case the scales are not met, the PP appears at the output 37 of the block 4.
Така ситуаци может возникнуть в следующих случа х. На выходе регистра 82 блока 4 по вл етс код оснований О или 1 при отсутствии ПК на выходе 35 блока 4„ Анализ на отсутствие кодов О или 1, т.е. наличие Пг, осуществл етс с помощью элемента ИЛИ-НЕ 88. Расматриваема ситуаци означает, что есть несоответствие масштабов и мера превышает величину выходного кода, либо в коде выходных оснований есть коды разр дов, содержащие О или 1. ПЕ по вл етс на выходе элемента ИЛИ-НЕ 88 в тотSuch a situation may occur in the following cases. At the output of the register 82 of block 4, the code of bases O or 1 appears in the absence of a PC at the output 35 of block 4, Analysis for the absence of codes O or 1, i.e. the presence of Pg is carried out with the help of the element OR-NE 88. The situation being examined means that there is a mismatch of scales and the measure exceeds the size of the output code, or there are discharge codes in the code of the output bases containing O or 1. PE appears at the output of the element OR NOT 88 in that
момент, когда выходной регистр 97 не вл етс обнуленным после очередного второго импульса (И2). Данна ситуаци означает, что очередна сумма кратных не укладываетс в масштаб оснований выходного кода,. Обнуление выходного регистра 97 определ етс с помощью элемента ИЛИ 98, на выходе которого в этом случае образуетс признак выходного регистра (ПВ)с fir по вл етс в тот момент, когда выходной регистр 97 обнулен и есть перенос (е) в следующий разр д, запоминаемый в триггере 94 блока 5. Данный перенос подаетс на вход 3 блока 4. В рассмотренных случа х на выходе 37 блока 4 по вл етс ПП,the moment when output register 97 is not cleared after the next second pulse (I2). This situation means that the next sum of multiples does not fit into the scale of the bases of the output code. The zeroing of the output register 97 is determined using the element OR 98, the output of which in this case forms the sign of the output register (PV) with fir appears at the moment when the output register 97 is reset and there is a transfer (e) to the next bit, memorized in block 5 trigger 94. This transfer is fed to input 3 of block 4. In the cases considered, output 37 of block 4 appears PP,
Регистр 95 смещаемой записи (фиг.8) содержит в каждом r-ичном разр де триггер 150 и элемент И-ИЛИ 151. Регистр 95 позвол ет производить выборочную запись в соответствующий разр д по сигналам разрешени с выходов распределител 96 блока 5, подаваемых на входы 148. При отсутствии данного сигнала соответствующие разр ды регистра 95 наход тс в состо нии хранени . Запись производитс отрицательным фронтом второго импульса (И2) по входу 146, а установка в О - импульсом одновибратора 105 по входу 147. Параллельна запись в регистры 80г-82 и 97 (фиг.7) по входам 135 производитс сигналом разрешени записи на входе 136. Сдвиг информации в регистрах производитс отрицательным фронтом второго импульса (И2) по входу 137. Обнуление регистров производитс сигнапом установки по входу 138оThe biased write register 95 (Fig. 8) contains in each r-bit bit a trigger 150 and an AND-OR element 151. Register 95 allows selective recording to the corresponding bit according to the resolution signals from the outputs of the distributor 96 of block 5 supplied to the inputs 148. In the absence of this signal, the corresponding bits of register 95 are in the storage state. The recording is made by the negative front of the second pulse (I2) at the input 146, and set to O by the one-shot 105 at the input 147. Parallel recording in registers 80g-82 and 97 (Fig.7) at the inputs 135 is performed by the write enable signal at input 136. The information in the registers is shifted by the negative edge of the second pulse (I2) at the input 137. The registers are reset by the setting signal at the input 138o
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894667962A SU1619401A1 (en) | 1989-02-15 | 1989-02-15 | Code converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894667962A SU1619401A1 (en) | 1989-02-15 | 1989-02-15 | Code converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1619401A1 true SU1619401A1 (en) | 1991-01-07 |
Family
ID=21436757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894667962A SU1619401A1 (en) | 1989-02-15 | 1989-02-15 | Code converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1619401A1 (en) |
-
1989
- 1989-02-15 SU SU894667962A patent/SU1619401A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свиде СССР N 1381717, кл. Н 03 М 7/12, У86. Авторское свидетельство СССР N 1221757, кл. Н 03 М 7/00, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3795864A (en) | Methods and apparatus for generating walsh functions | |
US3036775A (en) | Function generators | |
SU1619401A1 (en) | Code converter | |
US3185825A (en) | Method and apparatus for translating decimal numbers to equivalent binary numbers | |
RU2022332C1 (en) | Orthogonal digital signal generator | |
RU2327200C1 (en) | Random sequences generator | |
GB794171A (en) | Electronic calculating apparatus | |
SU1539774A1 (en) | Pseudorandom series generator | |
SU1751748A1 (en) | Complex number multiplying device | |
SU1198533A1 (en) | Device for simulating phase jitter of pulses of code sequence | |
SU1013972A1 (en) | Spectral analysis device | |
SU1443002A1 (en) | Device for swift walsh-adamar transform | |
RU1817106C (en) | Device for determining difference of sets | |
SU1411775A1 (en) | Device for computing functions | |
SU1374244A1 (en) | Programmed digital filter | |
SU1640709A1 (en) | Device for fast fourier transforms | |
SU736097A1 (en) | Squaring arrangement | |
SU1472901A1 (en) | Function generator | |
SU1446627A1 (en) | Device for digital filtration | |
SU1264168A1 (en) | Pseudorandom sequence generator | |
SU1300460A1 (en) | Device for generating number sequence | |
SU1554143A1 (en) | Binary-coded decimal code-to-binary code converter | |
SU1408442A1 (en) | Device for computing two-dimensional fast fourier transform | |
SU1748147A1 (en) | Parallel generator of matched systems of basal functions, invariant to a base of power basis | |
RU2025769C1 (en) | Device for formation of faber-shauder functions |