SU1598201A1 - Устройство формировани амплитудно-фазово-модулированных сигналов - Google Patents

Abstract

Изобретение относитс  к технике св зи и может быть использовано в передающих системах радиосв зи и передачи данных. Цель изобретени  - сокращение спектра формируемого сигнала. Дл  достижени  цели в устройство введены триггер 6, преобразователь 7 кода, второй цифроаналоговый преобразователь 8, накапливающий сумматор 9 и фазовращатель 10. Фазова  манипул ци  частоты на 180°, код которой определ етс  накапливающим сумматором 9, осуществл етс  с помощью фазовращател  10 и преобразовател  7 кода в моменты достижени  формируемым сигналом минимального значени . Аналоговый выходной сигнал формируетс  с помощью первого 2 и второго 8 цифроаналоговых преобразователей. Закон изменени  амплитуды хранитс  в запоминающем блоке 3, управл емом реверсивным счетчиком 5 импульсов. Знак и скорость изменени  амплитуды формируемого сигнала определ ютс  триггером 6 и делителем 4 частоты, а моменты смены знака информации фиксируютс  блоком 1 выделени  фронтов. 1 ил.

Description

эо

ГС

Изобретение относитс  к электросв зи и может использоватьс  в пере- даюишх системах радиосв зи и передачи данных.5

Цель изобретени  - сокращение спектра формируемого сигнала.

На чертеже приведена структурна  электрическа  схема устройства форми- ровани  амплитудно-фазово-модулиро- ю ванных сигналов.

Устройство формировани  амплитуд- но-фазово-модулированных сигналов содержит блок 1 выделени  фронтов, первьй цифроаналогоБый преобразова- 15 тель 2, запоминагаций блок 3, делитель 4 частоты и реверсивный счетчик 5 импульсов, а также триггер 6, преобразователь 7 кода, второй Щ1фро- аналоговый преобразователь 8, накап- 20 ливак ций сумматор 9 и фазовращатель 10.

Устройство формировани  амплитуд- но-фазово-модулированных сигналов работает следую 11;им образом. 25

На второй управл ющий .вход устройства поступает текущий код формируемой частоты, а на тактовый вход - опорна  частота. В каждом периоде опорной частоты в накапливающем сум- зо маторе 9 формируетс  новое значение кода фазы формируемого сигнала, представл ющее собой сумму предшествующего значени  кода и текущего. Второй выход накапливающего сумматора 9  в- л етс  выходом старшего разр да кода фазы формируемого сигнала, первый выход - выходом остальных старших разр дов, а третий выход может быть выходом переноса накапливающего сум- Q матора 9.

Фазовращатель 10 и преобразователь 7 кода не инвертируют сигналы с выходов накапливающего сумматора 9 при наличии на их других входах сиг- дЗ нала логического О, а при наличии сигнала логической 1 инвертируют. Второй цифроаналоговый преобразователь 8 преобразует поступаюпкий на его вход код в аналоговое напр жение. Q

В исходном состо нии - установивша с  пауза (логический О) на информационном входе устройства на выходе триггера 6 имеетс  сигнал логического О, вызываюищй по вление сигнала логического О на выходе .блока 1 выделени  фронтов. Этот сигнал запирает, делитель,4 частоты н соответственно реверсивный счетчик 5

имупльсов, на первых выходах которого имеетс  сигнал логической 1, т.е число, записанное в нем, имеет максимальное значение, которому соответствует максимальное значение кода на выходе запоминающего блока 3. При |Этом сигнал с выхода второго цифро- |аналогового преобразовател  8 прохо- пит через первый цифроаналоговый преобразователь 2 с единичным коэф- фи1Ц ентом передачи с

При поступлении на информационный вход устройства логической 1 на выходе блока 1 вьщелени  фронтов также по вл етс  сигнал логической 1 , отпирающий делитель 4 частоты. Коэффициент делени  последнего обратно пропорционален скорости манипул ции и определ етс  кодом скорости манипул ции , установленным на первом управл ющем входе устройства. Последовательность поделенных импульсов, пост паюших от накапливающего сумматора 9 поступает на первый вход реверсивного счетчика 5, на втором (реверсирующем ) входе которого по нулевому сигналу с выхода триггера 6 установлен режим обратного счета. Код на первых выходах реверсивного счетчика 5 импульсов умен1-.шаетс  монотонно линейно , в соответствии с выбранным законом измен етс  сигнал на выходе запоминающего блока 3 и, следовательно , аналогично мен етс  амплитуда выходного сигнала устройства.

Закон изменени  кода на выходе запоминающего блока 3 выбран таким образом, что при нахождении реверсивного счетчика 5 в среднем от максимального состо ни  и, соответственно , нулевого состо ни  код на выходе запоминающего блока 3 имеет минималное значение. Именно в этот момент времени сигнал на выходе старшего разр да реверсивного счетчика 5 импульсов мен етс  с логической 1 на логический о. По этому сигналу фазовращатель 10 начинает пропускать сигнал с выхода накапливающего сумматора 9 без инверсии, что в свою очередь вызывает дополнительную инверсию сигнала преобразователем 7 кода. Таким образом код фазы формируемого сигнала приобретает дополнительный фазовый сдвиг на 180, что соответствует манипул ции фазы формируемого сигнала также на 180 .

При дальнейшем уменьшении числа в реверсивном счетчике 5 импульсов код на выходе запоминающего блока 3 начинает возрастать по тому же закону, по какому он до этого убывал, т.е. закон изменени  кода симметричен относительно среднего числа реверсивного счетчика 5 импульсов.

При достижении нулевого числа в реверсивном счетчике 5 импульсов на его втором выходе по вл етс  сигнал логического О. По этому сигналу производитс  запись информации в триггер 6, т .е. запись сигнала логической i.

Таким образом с этого момента времени на обоих входах блока 1 выделени  фронтов оба сигнала имеют значение логической 1, что вызывает по вление логического О на его выходе . Так заканчиваетс  переход из состо ни  установившейс  паузы в состо ние установившегос  нажати 

Обратный переход начинаетс  с по влени  логического О на входе

1

и затем по влению логической 1 на ,выходе блока 1 выделени  фронтов. Реверсивньй счетчик 5 импульсов работает в режиме пр мого счета и число в нем нарастает с приходом импульсов с делител  4 частоты. При достижении среднего числа фазовращатель 10 начинает инвертировать сигнал с накапливающего сумматора 9, что приводит к новой инверсии сигнала на выходе преобразовател  7 кода и изменению фазы сигнала на , т.е. фаза формируемого сигнала принимает значение, соответствующее режиму установившейс  паузы.

В обоих случа х скачок фазы формируемого сигнала происходит при минимальной амплитуде выходного сигнала , что и определ ет возможность получени  полезного эффекта.

К числу дополнительных преимущест предлагаемого устройства следует отнести возможность оперативного изменени  параметров модул ции и закона

;изменени  огибающей полученного сиг1нала .

1598201

Формула

изобретени 

10

15

0

Устройство формировани  амплитуд- но-фазово-модулированных сигналов, содержащее блок выделени  фронтов, первый 1шфроаналоговый преобразователь , запоминающий блок, делитель частоты и реверсивный счетчик импульсов , первые выходы которого соединены с входами запоминающего блока, выход которого подключен к первому входу первого цифроаналогового преобразовател , выход которого  вл етс  выходом устройства, информационным и первым управл ющим входами которого  вл ютс  первые входы соответственно блока выделени  фронтов и делител  частоты, второй вход и выход которого подключен к выходу блока выделени  фронтов и первому входу реверсивного счетчика импульсов, отличающеес  тем, что, с целью сокра- 5 щени  спектра формируемого сигнала, введены триггер, последовательно соединенные преобразователь кода и второй цифроаналоговый преобразователь, накапливающий сумматор и фазовращатель , выход и первый вход которого подключены соответственно к первому входу преобразовател  кода и соответ- ствую1 ему выходу реверсивного счетчика импульсов, второй вход которого и второй вход блока выделени  фронтов соединены с выходами триггера, первьй и второй входы которого подключены к BTopONry выходу реверсивного счетчика импульсов и первому вхо- 0 ДУ лока выделени  фронтов, причем второй вход первого 1щфроаналогового преобразовател  соединен с выходом второго цифроаналогового преобразовател , вторые входы преобразовате- 5 л  кода и фазовращател  и третий вход делител  частоты подключены к первому, второму и третьему выходам накапливающего сумматора, первый и второй входы которого  вл ютс  вто- 0 рым управл ющим и тактовым входами устройства.

0

5

Claims (1)

1. Формула изобретения

   Устройство формирования амплитудно-фазово-модулированных сигналов, содержащее блок выделения фронтов, первый цифроаналоговый преобразователь, запоминающий блок, делитель частоты и реверсивный счетчик импуль· сов, первые выходы которого соединены с входами запоминающего блока, вы· ход которого подключен к первому входу первого цифроаналогового преобра15 зователя, выход которого является вы· , ходом устройства, информационным и первым управляющим входами которого являются первые входы соответственно блока выделения фронтов и делителя 20 частоты, второй вход и выход которого подключен к выходу блока выделения фронтов и первому входу реверсивного счетчика импульсов, отличающееся тем, что, с целью сокра25 щения спектра формируемого сигнала, введены триггер, последовательно соединенные преобразователь кода и второй цифроаналоговый преобразователь, накапливающий сумматор и фазовраща30 тель, выход и первый вход которого подключены соответственно к первому входу преобразователя кода и соответствующему выходу реверсивного счетчика импульсов, второй вход которого •J5 и второй вход блока выделения фронтов соединены с выходами триггера, первый и второй входы которого подключены к второму выходу реверсивного счетчика импульсов и первому вхо4Q ДУ блока выделения фронтов, причем второй вход первого цифроаналогового преобразователя соединен с выходом второго цифроаналогового преобразователя, вторые входы преобразовате- “ 45 ля кода и фазовращателя и третий вход делителя частоты подключены к первому, второму и третьему выходам накапливающего сумматора, первый и второй входы которого являются вто50 рым управляющим и тактовым входами устройства.

   нала