SU1594523A1

SU1594523A1 - Параллельный сумматор

Info

Publication number: SU1594523A1
Application number: SU864011353A
Authority: SU
Inventors: Валерий Алексеевич Телековец; Марина Валериевна Телековец
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1986-01-13
Filing date: 1986-01-13
Publication date: 1990-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в множительных устройствах, работающих в избыточной системе счислени . Цель изобретени - сокращение оборудовани . В каждый I - й разр д сумматора, содержащий блоки 1,4 формировани отрицательной суммы и положительного переноса, триггеры результата 14 1, 14 2, введены два элемента И-НЕ 7, 11 и два элемента ИЛИ-НЕ 8, 12. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть исполь- ) зовано в множительных устройствах, · работающих в избыточной системе счисления .

Цель изобретения - упрощение устройства.

На чертеже приведена функциональная схема одного разряда параллельно- щ го. сумматора.

Параллельный сумматор в каждом ра— разряде содержит блок 1 формирования отрицательной суммы, входы 2 и 3 соответствующих разрядов прямого и ин[версного значений первого операнда [устройства соответственно, блок 4 формирования положительного переноса, входы 5 и 6 соответствующих разрядов инверсного положительного и ин- 20 версного отрицательного значений второго операнда устройства соответственно, первый элемент И-ИЕ 7, первый элемент ИЛИ-НЕ 8, входы 9 к 10 соответствующих разрядов прямого положитель- 25 Ного и прямого отрицательного значений второго операнда устройства соответственно, второй элемент И-ИЕ 11, второй элемент ИПИ-НЕ 12, вход 13 переноса из предыдущего разряда, первый и второй триггеры 14.1 и 14„2 результата, выходы 15 и 16 данного разряда результата, вход 17 синхронизации устройства, выход 18 переноса в следующий разряд, входы 19 и 20 соответственно прямого и инверсного значений знака первого операнда.

Сумматор работает следующим образом.

Каждый разряд сумматора формирует значения отрицательной суммы (87;) и положительного переноса (Р*) согласно алгоритма ₌ (1 при |а. + Ь;[ = 1; 45 ϊ (0 при |а | + Ь ; | / 1ί р+ ₌ Г 1 при а + Ь. 7 0;

ϊ (0 при 3. + 8,-20.

⁵⁰

Логические выражения для отрицательной суммы и положительного переноса имеют вид = аЪ V аЪ 1 ’_ __ 55 где Ь = Ь*. Ъ” и Ь = Ъ⁺7Ь;

Р * = аЬ V сЬ⁺ V с.Ь' , где с = е ащпа .

Второй элемент И-НЕ 11 и второй элемент ИГ1И-НЕ 12 формируют соответственно инверсное положительное и прямое отрицательное значения данного разряда результата:

Ζ* = 5 .· - Р, и Ζ . = 3?νΡί . ΐ ¹ ί~» II 1-1

Полученные значения ΐ-го разряда результата заносятся в триггер 14 результата по синхроимпульсу с входа 17 сумматора. С выхода 15 (с инверсного выхода П-триггера 14.1) и с выхода 16 (с прямого выхода Ώ-триггера 14.2) сумматора снимаются соответственно по ложительное и отрицательное -значения ΐ-го разряда результата.

При с = 0 сумматор производит сложение модуля (или положительного значения) двоичного числа (а) с числом в избыточной системе счисления (Ъ), а с выходом 15 и I6 сумматора вы- . дается положительное значение результата (а+Ъ).

При с = 1 сумматор производит сложение отрицательного двоичного числа (а) с числом в избыточной системе счисления (Ъ) а с выходов 15 и 16 сумматора выдается отрицательное значение результата, т.е. с выходов 15 и 16 выдаются соответственно отрицательное и положительное значения результата (Ь-а).

При с = 1 сумматор также производит вычитание из двоичного положительного числа (а) числа в избыточной системе счисления (Ъ), а с выходов 15 и 16 сумматора выдается положительное значение результата (а-Ь).

Claims

Фор мула, изобретения

Параллельный сумматор, содержащий в каждом разряде блок формирования отрицательной суммы и блок формирования положительного переноса, первый триггер результата, причем вход синхронизации первого триггера результата соединен с входом синхронизации сумматора, выход первого триггера результата соединен с первым выходом соответствующего разряда результата сумматора, отличающийся тем, что; с целью упрощения сумматора, каждый его разряд содержит два элемента И-НЕ, два элемента ИЛИ-НЕ, второй триггер результата, блок формирования отрицатель^э 1594 ной суммы содержит элемент И-ИЛИ-НЕ, причем вход прямого значения данного разряда первого операнда сумматора соединен с первым входом первой группы элемента И-ИЛИ-НЕ блока формирования отрицательной суммы, выход которого соединен с первыми входами первого элемента И~НЕ и первого элемента ИЛИ-НЕ, второй вход первого элемента ИЛЙ-НЕ соединен с вторым входом первого элемента И-НЕ и входом переноса из предыдущего разряда сумматора, выходы первых элементов И-НЕ и ИЛИ-НЕ соединены с единичными входами соответственно первого и второго триггеров результата, блок формирования положительного переноса содержит элемент И-ИЛИ-НЕ, первый вход первой группы которого соединен с входом инверсного значения соответствующего разряда первого операнда сумматора и первым входом второй группы элемента И-ИЛИ-НЕ блока формирования отрицательной суммы^первый и второй входы второго элемента И-НЕ соединены соответственно с входом инверсного положительного значения соответствующе го разряда второго операнда- сумматора и .с входом инверсного отрицательного значения соответствующего разряда второго операнда сумматора, выход второго элемента

523 6

И-НЕ соединен с вторым входом второй группы элемента И-ИЛИ-НЕ блока формирования отрицательной суммы, второй вход первой группы которого ’ соединен с вторым входом первой группы элемента И-ИЛИ-НЕ блока формирования положительного переноса и выходом второго элемента ИЛИ-НЕ, первый вход θ которого соединен с входом прямого положительного значения соответствующего разряда второго операнда сумматора и первым входом второй группы элемента И-ИЛИ-НЕ блока формирования

5 положительного переноса, первый вход третьей группы которого соединен с вторым входом второго элемента ИЛИ-НЕ и входом прямого отрицательного значения соответствующего разряда второго операнда, входы прямого и инверсного значений знака первого операнда сумматора соединены с вторыми входами соответственно второй и третьей групп элемента И-ИЛИ-НЕ блока формирования положительного переноса, выход κοτορο го соединен с выходом переноса в следующий разряд сумматора вход синхронизации сумматора соединен с входом синхронизации второго триггера результата, прямой выход которого соединен с вторым выходом соответствующего разряда результата сумматора.