SU1566487A1

SU1566487A1 - Преобразователь кодов

Info

Publication number: SU1566487A1
Application number: SU884486877A
Authority: SU
Inventors: Иван Панкратович Барбаш; Борис Михайлович Смоляницкий
Original assignee: Харьковский Институт Инженеров Железнодорожного Транспорта Им.С.М.Кирова
Priority date: 1988-09-26
Filing date: 1988-09-26
Publication date: 1990-05-23

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей, вход щих в состав блоков сопр жени цифровых устройств с каналами св зи. Цель изобретени - повышение достоверности преобразовател за счет обеспечени контрол по четности. Преобразователь кодов содержит регистр 1 сдвига, программно-логическую матрицу 2, счетчик 3, дешифратор 4, триггеры 5÷7, блок 8 элементов И, элементы И 9÷14, элементы ИЛИ 15÷18 и элемент 19 задержки. 1 ил.

Description

ел

о

О Јь 00

vj

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей , вход щих в состав блоков сопр жени цифровых устройств с каналами св зи.

Цель изобретени - повышение достоверности преобразовател за счет обеспечени контрол по четности.

На чертеже представлена функциональна схема преобразовател кодов.

Преобразователь кодов содержит регистр 1 сдвига, программно-логическую матрицу 2,счетчик 3, дешифратвр 4, первый 5, второй 6 и третий 7 триггеры, блок 8 элементов И, первый 9, второй 10, третий II, четвертый 12, п тый 13 и шестой 14 элементы И, первый 15, второй 16, третий 17 и 18 элементы ИЛИ и элемент 19 задержки, на чертеже показаны также информационный вход 20, управл ющий вход 21, управл ющий выход 22 и информационный выход 23.

Преобразователь кодов работает следующим образом.

Дешифратор 4 построен таким образом , что на его первом выходе 4.1 формируетс единица в том случае, если счетчиком 3 подсчитано число тактовых импульсов, равное длине маркера начала кодограммы, единица на втором выходе 4.2 дешифратора - тогда, когда подсчитано число импульсов, равное длине маркера начала и маркера конца кодограммы, единица на третьем выходе 4.3 дешифратора формируетс первым импульсом маркера начала, еди- ница на четвертом выходе 4.4 дешифратора - первым импульсом маркера конца.

Счетный триггер 7 определ ет вес прин той кодограммы. Если в информационной части кодограммы число единиц четное$ то на пр мом выходе триггера формируетс нулевой сигнал, а если нечетное - единичный.

При по влении маркера начала кодограммы (вход 20) в момент между двум тактовыми импульсами (вход 21) на выходе элемента И 9 формируетс единица , котора поступает на счетный вход счетчика 3 и с задержкой на один такт на вход синхронизации дешифратора 4. При этом на третьем выходе дешифратора 4 формируетс сигнал, который поступает через элемент ИЛИ 16 на R-входы второго 6 и третьего 7 триггеров и регистра 1 сдвига и приводит

5

0

5

0

5

0

5

0

5

из: в исходное состо ние. Если в процессе поступлени маркера начала (конца)кодограмм возникнет импульс сбо , то в этом случае на выходе элемента И 13 формируетс единичный сигнал . Преобразователь приводитс в исходное состо ние и на его выходе 22 по вл етс сигнал сбо .

Если на информационный вход 20 устройства поступает маркер начала заданной длины, то по его окончанию на первом выходе дешифратора 4 формируетс единичный сигнал. В результате первый триггер 5 переходит в единичное состо ние, элементы И 9 и 12 блокируетс и подготавливаютс к работе элементы И 10 и 11. После этого информационна часть кодограммы с входа 20 через элемент И 10 благодар синхроимпульсам с входа 21, поступающим через элемент И II, записываетс в регистр 1 сдвига. Одновременно единичные сигналы информационной части кодограммы с выхода элемента И 10 поступают на счетный вход третьего (счетного) триггера 7, перевод его последовательно то в единичное, то в нулевое состо ни . Если число единичных сигналов в информационной части кодограммы окажетс четным, то после приема информационной части кодограммы на пр мом выходе формируетс нулевой сигнал, а если нечетным - то единичный .

Работа устройства на этапе приема маркера конца кодограммы аналогична работе на этапе приема маркера начала. Отличие заключаетс в том, что в момент начала действи маркера конца на четном выходе 4.4 дешифратора 4 формируетс единичный сигнал, который приводит первый триггер 5 в исходное досто ние. При этом подготавливаютс к работе элементы И 9 и 12 и блокируютс элементы 10 и 11.

В момент начала действи маркера конца кодограммы на выходе третьего триггера 7 формируетс сигнал контрол четности единичных сигналов в информационной части кодограммы. Если число единичных сигналов окажетс четным, то на выходе третьего триггера 7 формируетс нулевой сигнал. В результате подготавливаетс к работе . блок 8 элементов И. Если число единичных сигналов окажетс нечетным, то на выходе третьего триггера 7 формируетс единичный сигнал. В резуль

тате подготавливаетс к работе элемент И 14 и блокируетс блок 8 элементов И.

По окончании действи маркера конца кодограммы единичный сигнал формируетс на втором выходе 4.2 дешифратора 4. В результате второй триггер 6 переходит в единичное состо ние. Единичный сигнал с выхода второго триггера 6 поступает на соответствующий вход блока 8 элементов И, элемент И 14, а чере элемент ИЛИ 15 обеспечивает перевод в исходное состо ние счетчика 3 и первого триггера 5.

В случае нормы контрол на четность данный сигнал совместно с единичным сигналом с инверсного выхода третьего триггера 7 обеспечивает прохождение информационной части кодограммы с выходов регистра 1 сдвига че- рез блок 8 элементов И в программно- логическую матрицу 2, в которой она преобразуетс в код фиксированной длины и выдаетс на информационный выход 23 устройства.

В случае не нормы контрол на четность единичный сигнал с выхода второго триггера 6 благодар единичному сигналу на пр мом выходе третьего триггера 7 поступает через элемент И 14 и элемент ИЛИ 17 на управл ющий выход 22 устройства, сигнализиру о нарушении содержани в прин той кодограмме . В этом случае информаци из регистра 1 сдвига не проходит через блок 8 элементов И.

Claims

Формула изобретени

Преобразователь кодов, содержащий первый элемент И, выход которого соединен с С-входом счетчика, выходы разр дов которого соединены с соответствующими входами дешифратора, первый выход которого соединен с S-входом первого триггера, выход которого соединен с первыми входами второго и третьего элементов И, и с первым инверсным входом четвертого элемента И, выход третьего элемента И соединен с С-входом регистра сдвига, выходы разр дов которого соединены с соответствующими первыми входами блока элементов И, выходы которого соединены с соответствующими входами программно-логической матрицы, выходы которой вл ютс информационными выходами преобразовател , второй выход дешиф5664876

ратора соединен с S-входом второго триггера, выход которого соединен с вторым входом блока элементов И и с первым входом первого -элемента ИЛИ, выход которого соединен с R-входом

10

5

20

0

5

0

5

0

5

счетчика, второй элемент ИЛИ, выход которого соединен с R-входами второго триггера и регистра сдвига, выход второго элемента И соединен с V-BXO- дом регистра сдвига, первый инверсный вход первого элемента И и второй вход третьего элемента И объединены и вл ютс управл ющим входом преобразовател , вторые входы первого и второго элементов И и первый инверсный вход п того элемента И, объединены и вл ютс информационным входом преобразовател , выход п того элемента И соединен с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, отличающий- с тем, что, с целью повышени достоверности преобразовател за счет обеспечени контрол по четности, в него введены элемент задержки, третий и четвертый элементы ИЛИ, шестой элемент И и третий триггер, выход которого соединен с третьим инверсным входом блока элементов И и с первым входом шестого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу п того элемента И, выход которого вл етс управл ющим выходом преобразовател , второй вход шестого элемента И и второй инверсный вход четвертого элемента И подключены к выходу второго триггера, выход четвертого элемента И соединен с вторым входом п того элемента И, с третьими инверсными входами второго и третьего элементов И, С- и R-входы третьего триггера подключены соответственно к выходу второго элемента И и выходу второго элемента ИЛИ, третий выход дешифратора соединен с вторым входом второго элемента ИЛИ, четвертый выход дешифратора соединен с первым входом четвертого элемента ИЛИ, второй вход которого подключен к выходу первого элемента ИЛИ, выход четвертого элемента ИЛИ соединен с R-входом первого триггера, третий инверсный вход первого элемента И подключен к выходу первого триггера, вход элемента задержки подключен к выходу первого элемента И, выход - к С-входу дешифратора.