SU1554153A1 - Device for majority selection of asynchronous signals - Google Patents
Device for majority selection of asynchronous signals Download PDFInfo
- Publication number
- SU1554153A1 SU1554153A1 SU884430549A SU4430549A SU1554153A1 SU 1554153 A1 SU1554153 A1 SU 1554153A1 SU 884430549 A SU884430549 A SU 884430549A SU 4430549 A SU4430549 A SU 4430549A SU 1554153 A1 SU1554153 A1 SU 1554153A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- outputs
- triggers
- output
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении информационных и управл ющих систем повышенной надежности. Целью изобретени вл етс расширение области применени устройства кодовых посылок, представленных в виде двоичного кода с сопровождающими его синхроимпульсами, причем врем рассинхронизации кодовых посылок, приход щих на разные входы устройства, не ограничено. Эта задача решаетс введением в устройство трех входных сдвиговых регистров и трех буферных регистров, трех дешифраторов, трех двоичных счетчиков и третьего элемента И с соответствующими св з ми. 1 з.п. ф-лы, 2 ил.The invention relates to automation and computing and can be used in the construction of information and control systems of increased reliability. The aim of the invention is to expand the field of application of a code parcel device represented as a binary code with accompanying clock pulses, and the time of desynchronization of code parcels arriving at different inputs of the device is not limited. This task is solved by introducing into the device three input shift registers and three buffer registers, three decoders, three binary counters, and a third And element with corresponding links. 1 hp f-ly, 2 ill.
Description
Изобретение относитс к автоматике и вычислительной технике и мо- «сет быть использовано при построении информационных и управл ющих систем повышенной надежности.The invention relates to automation and computing, and the set can be used in the construction of information and control systems of increased reliability.
Цель изобретени - расширение области применени за счет приема и обработки асинхронных кодовых посылок .The purpose of the invention is to expand the field of application by receiving and processing asynchronous code packets.
На фиг.1, 2 представлено устройство Дл мажоритарного выбора асинхронных сигналов.Figures 1, 2 illustrate a device for the majority selection of asynchronous signals.
Устройство дл мажоритарного выбора асинхронных сигналов содержит входные сдвиговые регистры 1-3, двоичные счетчики 4-6, дешифраторы 7-9, триггеры первой 10-12 и второй 13-15 группы, элементы И 16-18, буферные регистры 19-21, первый и второй мажоритарные элементы 22, 23,The device for the majority choice of asynchronous signals contains input shift registers 1-3, binary counters 4-6, decoders 7-9, triggers of the first 10-12 and second 13-15 groups, elements 16-18, buffer registers 19-21, the first and the second majority elements 22, 23,
задающий генератор 24 и распределитель 25, информационные и стробирую- щие входы устройства 26-31, информационные 32-35 и стробнрующий 36 выходы устройства.master oscillator 24 and distributor 25, informational and gating inputs of the device 26-31, informational 32-35 and strobing 36 outputs of the device.
Устройство дл мажоритарного выбора асинхронных сигналов работает следующим образом.The device for the majority selection of asynchronous signals operates as follows.
Перед началом работы сигналом сброса (цепи сброса на фиг.1 не показаны ) устройство приводитс в исходное состо ние.Before the start of operation, a reset signal (the reset circuit is not shown in Fig. 1) the device is reset.
Приход ща на вход 26 кодова посылка по сопровождающим ее синхроимпульсам , поступающим на вход 27 поразр дно, записываетс во входной сдвиговый регистр 1, одновременно двоичный счетчик 4 подсчитывает количество введенных в устройство разр дов кодовой посылки.A code package arriving at input 26 is transmitted to input shift register 1 by the accompanying clock pulses arriving at input 27 in bits, while binary counter 4 simultaneously counts the number of code send bits entered into the device.
СПSP
елate
4Ь4b
слcl
соwith
При вводе 4 разр да на выходе дешифратора 7 устанавливаетс 1, котора поступает на вход триггера 13. Но заднему фронту приход щей с задающего генератора 24 частоты триггер 13 устанавливаетс в единичное состо ние и 1, по вл юща с на выходе триггера 13, формирует сигнал обнулени на выходе элемента И 16, по фронту которого информаци из входного регистра 1 переноситс в буферный регистр 19, и обнул етс двоичный счетчик 4.When entering 4 bits at the output of the decoder 7 is set to 1, which is fed to the input of the trigger 13. But the falling edge of the frequency coming from the master oscillator 24, the trigger 13 is set to one and 1, appearing at the output of the trigger 13, generates a signal zeroing at the output of AND 16, on the front of which the information from input register 1 is transferred to the buffer register 19, and the binary counter 4 is zeroed.
Через такт частоты задающего ге- нератора 24 1 с выхода триггера 13 записываетс в триггер 10, выходной сигнал которого поступает на вход первого мажоритарного элемента 22, а сигнал с инверсного выхода поступает на вход элемента И 16, запрещающего формирование сигнала обнулени .Through the clock frequency of the master oscillator 24 1 from the output of the trigger 13 is recorded in the trigger 10, the output signal of which is fed to the input of the first major element 22, and the signal from the inverse output is fed to the input of the AND 16 element, which prohibits the formation of the zero signal.
Через врем рассинхронизации поступает кодова посылка на вход 28, в сопровождений синхроимпульсов, поступающих на вход 29, котора записываетс во входной регистр 2, и после по влени сигнала обнулени на входе элемента И 17, перепись - ваетс в буферный регистр 20. А выходной сигнал триггера 11 поступает на второй вход первого мажоритарного элемента 22. На выходе первого мажоритарного элемента 22 по вл етс единица, поступающа на вход распре делител импульсов 25, который по по влению сигнала на выходе распределител импульсов 25, который вл етс стробирующим выходом устройства происходит сброс триггеров 10-15, и информаци с выхода в горого мажоритарного элемента 23 может быть использована дл дальнейшей обработки .After the desync time, the code parcel arrives at input 28, accompanied by clock pulses input to input 29, which is written to input register 2, and after the zero signal appears at the input of the And 17 element, is written to the buffer register 20. And the trigger output signal 11 enters the second input of the first major element 22. At the output of the first major element 22, a unit appears at the input of the pulse distributor 25, which is detected by the signal at the output of the pulse distributor 25, which is The gating output of the device resets the flip-flops 10-15, and information from the output to the majority element 23 can be used for further processing.
Максимальное врем рассинхрониэа- цни кодовых посылок, поступающих на разные входы 28-33 устройства, определ етс числом разр дов входных буферных регистров и числом разр дов распределител импульсов tpac nT-(R/f,r- 1), где Т - период сходных импульсовThe maximum desynchronization time of the code sendings sent to different inputs 28–33 of the device is determined by the number of bits of the input buffer registers and the number of bits of the pulse distributor tpac nT- (R / f, r- 1), where T is the period of similar pulses
устройства; fir - частота задающего генераторdevices; fir - oscillator frequency
,,
п - число разр дов регистра ввода (буферного регистра);n is the number of bits of the input register (buffer register);
.число разр дов распределител импульсов.The number of bits of the pulse distributor.
JQ Jq
15 2о 15 2
25 Q 25 Q
а}but}
3535
4545
5050
Ь5B5
Необходимым условием работы данного устройства вл етс то, что два периода частоты задающего генератора должны быть меньше длительности входного импульса.A necessary condition for the operation of this device is that two periods of the frequency of the master oscillator must be less than the duration of the input pulse.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884430549A SU1554153A1 (en) | 1988-05-23 | 1988-05-23 | Device for majority selection of asynchronous signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884430549A SU1554153A1 (en) | 1988-05-23 | 1988-05-23 | Device for majority selection of asynchronous signals |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1554153A1 true SU1554153A1 (en) | 1990-03-30 |
Family
ID=21377199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884430549A SU1554153A1 (en) | 1988-05-23 | 1988-05-23 | Device for majority selection of asynchronous signals |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1554153A1 (en) |
-
1988
- 1988-05-23 SU SU884430549A patent/SU1554153A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1160419, кл. G 06 F 11/18, 1983. Авторское свидетельство СССР Р 1363217, кл. G 06 F 11/18, Н 05 К 10/00, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB2182453A (en) | Circuitry for synchronizing a multiple channel circuit tester | |
SU1554153A1 (en) | Device for majority selection of asynchronous signals | |
GB1349964A (en) | Data-transmission-reception systems | |
US3145292A (en) | Forward-backward counter | |
US3056108A (en) | Error check circuit | |
SU1688434A1 (en) | The block codes clock cycler | |
SU444177A1 (en) | Device for recording random pulses | |
SU1728975A1 (en) | Channel selector | |
KR900019327A (en) | Motor rotation speed control circuit | |
SU1259274A1 (en) | Multichannel interface for linking information sources with computer | |
SU478301A1 (en) | A device for obtaining the error signal of two pulse sequences | |
SU1665526A1 (en) | Digital data receiving device | |
SU1092731A1 (en) | Multichannel pulse counter | |
SU1714797A1 (en) | Device for control over pulse train | |
SU640284A1 (en) | Command information receiving device | |
SU1176360A1 (en) | Device for transmission and reception of information | |
SU1196869A1 (en) | Priority device | |
JP2545986B2 (en) | Logical path multiplexing method | |
SU650232A1 (en) | Discrete information receiving registering apparatus | |
SU1050114A1 (en) | Pulse distributor | |
SU1128246A1 (en) | Interface | |
SU1283980A1 (en) | Serial code-to-parallel code converter | |
SU1751757A1 (en) | Pipeline computing unit controller | |
SU436341A1 (en) | DEVICE FOR SYNCHRONIZATION OF TWO TEAMS | |
SU1115238A1 (en) | Adjustable pulse repetition frequency divider |