SU1539798A1 - Вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, в частности к вычислительным устройствам, и служит дл  реализации по логарифмическому алгоритму множительно-делительных и степенных операций с сигналами в виде напр жени  посто нного тока. Целью изобретени   вл етс  повышение точности за счет компенсации ошибки, обусловленной объемным сопротивлением эмиттеров и баз логарифмирующих транзисторов. Устройство содержит одноквадратный логарифмический многофункциональный модуль, выполненный на первом 1, втором 2, третьем 3 и четвертом 4 операционных усилител х (ОУ), первом 19, втором 20 и третьем 21 логарифмирующих (ЛТ) и первом антилогарифмирующем (АЛТ) 22 транзисторах и первом 6, втором 7, третьем 8, четвертом 9, шестом 10, седьмом 11 и восьмом 12 масштабных резисторах. Дл  компенсации указанной ошибки база второго ЛТ соединена через компенсирующий резистор 18 с шиной нулевого потенциала, через который задаетс  ток, пропорциональный компенсируемой ошибке и формируемый с помощью второго 23 и третьего 24 антилогарифмирующих транзисторов и одиннадцатого 16 и двенадцатого 17 масштабных резисторов. Токовый инвертор, выполненный на п том ОУ 5 и п том 13, дев том 14 и дес том 15 масштабных резисторах, имеет измен емый с помощью дев того масштабного резистора 14 коэффициент передачи, и за счет его механической св зи с седьмым масштабным резистором 11 обеспечивает выполнение услови  компенсации при изменении показател  степени реализуемого выражени . 2 ил.

Description

Иэобретение относитс  к автоматике и вычислительной технике и может быть использовано в аналоговых вычислительных машинах дл  реализации выражений вида

т. ef)

(О

где X,Y,Z- входные сигналы;

п - показатель степени, причем I п 1.

Цель изобретени  - повышение точности .На фиг,I изображена функциональна  схема предлагаемого вычислительного устройства; на Лиг.2 - то же, пример выполнени ,

Вычислительное устройство (фиг,1) содержит первый I, второй 2, третий 3, четвертый 4 и п тни 5 операционные усилители, первый 6, второй 7, третий

8, четвертый 9, шестой 10, седьмой II, восьмой 12, п тый 13, дев тый 14, дес тый 35, одиннадцатый 16 и двенадцатый 17 масштабные резисторы, компенсирующий резистор 18, первый 19, второй 20 и третий 21 логарифмирующие транзисторы, первый 22, второй 23 и третий 24 антилогарифмирующие транзисторы , первый 25 и второй 26 токо- ограничительные резисторы, входы сигнала-делимого 27, сигнала-делител  28 и сигнала-сомножител  29, выход 30 устройства и шину 31 нулевого потенциала,

Устройство работает следухчшм обJ , ЧЗОМс

Первый $ второй 2, третий 3 и четвертый 4 операционные усилители, первый 19, второй 20 и третий 21 логарифмирующие и первый, антилогарифми- рующий 22 транзисторы, первый 6, второй 7, третий 8, четвертый 9, шестой 10, седьмой 11 и восьмой 12 масштаб- ные, первый 25 и второй 26 токоограни- читальные и компенсирующий 18 резис торы образуютодноквадрантный логарифмический вычислитель, реализующий выражение вида (1), с однопол рными входными сигналами (положительными в случае использовани  it-p-n транзит торов, как это показано на фиг,I).

Седьмой масштабный резистор 11 выполн ет функции потенциометра дл  плавной регулировки показател  степени п изменением коэффициента делени  резистивного делител , образованного совместно с шестым 10 и восьмым 2 масштабными резисторами.

Дл  компенсации ошибки обусло лен- ной объемными сопротивлени ми баз и эмиттеров логарифмирующих и антило- гарифмирующего транзисторов вычислител , база логарифмирующего транзисто- ра 20 соединена с шиной 31 нулевого потенциала через компенсирующий резистор 18 величиной Нц, через который с помощью остальных элементов схемы задаетс  ток 1ц,, пропорциональный напр жению ошибки, приведенной к логарифмической стороне.

Первый операционный усилитель 1 по цепи: первый токоограничительный резистор 25, переход эмиттер-база первого логарифмирующего транзистора 19 задает ток коллектора Iz,пропорциональный напр жению на входе 27 сигнала-делител о При этом напр же

ние на переходе база-эмиттер первого логарифмирующего транзистора 19 равно логарифму сигнала с входа 27, Второй операционный усилитель 2 по цепи: седьмой 11 и тестой 10 масштабные резисторы, переходы эмиттер-база первого и второго логарифмирующих транзисторов 19 и 20 задает ток коллектора последнего 1х, пропорциональный сигналу-делимому входа 28. При этом на восьмом масштабном резисторе 12 с учетом действи  компенсирующего тока формлруетс  сигнал

п( In Ь - МЧ1П ---г- + 1х г,

Iz г. + 1кК) ,

(2)

где п - масштабный коэффициент резистивного делител , образованного шестым 10, седьмым 11 и восьмым 12 масштабными резисторами; т 0,026В- температурный потенциал;

1о - тепловой ток транзисторов. -Третий операнионный усилитель 3 через второй токоограничительный резистор 26, переход эмиттер-база третьего логарифмирующего транзистора 21 устанавливает коллекторный ток последнего Ту пропорциональным напр жению на входе 29 сигнала-сомножител . Напр жение на эмиттере первого антилогарифмирующего транзистора 22 с учетом падени  напр жени  на его объемном сопротивлении базы и эмиттера rF:

ЧЧ In -Ь + If r, n(ifTln - +

Д-О- -

+ I,rҐ- I2rz+ IKRK) -л--Ичгч ,,

(3)

.Ь

То

где I - ток первого антилогарифмиругощего транзистора. Поскольку все транзисторы схемы идентичны друг другу и тепловые то-i ки их эмиттерных переходов равны, то напр жение на выходе 30 устройства пропорционально току:

)

Ъхр 3 &1 ЯЈ&& -&ЈЈ -) , М т . (4)

Как видно, погрешность преобразовани  носит мультипликативный характер , причем величина подлежащего компенсации напр жени  в числителе экспоненты обычно не превосходит 1 мВ, соответствующего относительной ошибке преобразовани  4%.

П тый операционный усилитель 5, п тый 13, дев тый 14 и дес тый 15 масштабные резисторы образуют схему токового инвертора, коэффициент передачи которого может измен тьс  с помощью дев того масштабного резистора выполненно го в виде потенциометра, При попарном равенстве шестого 10 и восьмого 12, п того 13 и дес того 15 масштабных резисторов, а также если отношени  величин шестого 10 и седьмого 11 масштабных резисторов про- портдиональны отношению п того 13 и дев того 14 масштабных резисторов, коэффициент передачи токового инвертора при одинаковом относительном положении средних выводов седьмого и дев того масштабных резисторов будет обратно пропор71ионален коэффициенту передачи резистивного делител , определ ющего показатель степени п,

При выполнении указанных условий равенстве четвертого 9 и двенадцатого 17 масштабных резисторов, а также в силу идентичности параметров третьего логарифмирующего 21 и третьего антилогарифмирующего транзисторов, выходной ток токового инвертора (ток через дес тый масштабный резистор) будет равен:

,

197986

11 и дев того 14 масштлбнмх резисторов в виде сдвоенного потенциометра, в котором обеспечиваетс  одинаковое взаимное относительное положение среднего (общего) вывода, в схеме устройства обеспечиваетс  компенсаци  рассматриваемой погрешности дл  любого значени  плавно регулируемого

JQ показател  степени.

В устройстве., приведенном на фиг.2, коррекци  рассматриваемой ошибки осуществл етс  по Пазе третьего логериф- мирующего транзистора 21, соединенно15 го через компенсирующий транзистор 18 с шиной 31 нулевого потенциала. К базе этого транзистора подключены коллектор второго антилогарифмирующего транзистора 23, копирующего коллектор20 ный ток первого антилогарифмирукжце транзистора 22, двенадцатый масштаб- v ный резистор 17, задающий ток, пропорциональный напр жению на входе 29 сигнала-сомножител , а также выход то25 кового инвертора, выполненного на п том 13, дев том 14 и дес том 15 масштабных резисторах и п том операционном усилителе 5 Входной ток токового инвертора пропорционален

30 разности коллекторных токов первого 19 и второго 20 логарифмирующих транзисторов и формируетс  соответственно тпетьим антилогарифмирующим транзистором 24 и одиннадцатым масштабным

,г резистором 16. Коэффициент передачи токового инвертора при тех же усло

п

т-«)

Аналогично, при равенстве второго и одиннадцатого масштабных резисторов, а также в силу идентичности параметров и режимов первого логарифмирующего и второго антилогарифмирующего транзисторов, обеспечивающих равенство их коллекторных токов, полный ток компенсации «., протекающий через компенсирующий резистор 18:

(lV-. -s)

Iz - Ъ

(6)

Предполага  равенство объемных сопротивлений баз и эмиттеров транзисторов схемы, выбор равной им величины компенсирующего резистора R обеспечивает в соответствии с (4) независимость выходного сигнала устройства от учитываемых источников погрешности. При выполнении седьмого

,

ви х, что и У устройства, приведен-

ного на фиг. 1, равен показателю с те-.

пени п, задаваемому седьмым масштаб40 ным резистором 1i, средкий вывод которого имеет одинаковое относительное положение со средним выводом дев того масштабного резистора 14.

Устройство по фиг„2 обладает не45 сколько большим-быстродействием, в то же врем  устройство по фиг.1 предоставл ет возможности использовани  свободной базы первого антилогарифмирующего транзистора, например, дл 

50 управлени  знаком выходного сигнала при построении четырехквадрантных схем.

Claims (1)

1. Формула изобретени  Вычислительное устройство, содержащее первый - п тый операционные усилители, инвертирующие входы которых соединены с первыми выводами соответственно первого - п того масштаб

   ных резисторов и коллекторами соответственно первого, второго и третьего логарифмирующих и первого и второго антилогарифмирующих транзисторов вторые выводы первого, второго и третьего масштабных резисторов  вл ютс  соответственно входами сигнала-1- делител , сигнала-делимого и сигнала-сомножител  устройства, второй вывод четвертого масштабного резистора соединен с выходом четвертого операционного усилител , эмиттеры пеолого и второго логарифмирующих транзисторов через первый токоогра- ничительный резистор соединены с выходом первого операционного усилител , эмиттер третьего логарифмирующе го и эмиттар первого антилогарифмиру- ющего транзисторов через второй то- коограничительный резистор соединены с выходом третьего операционного усилител , третий антилогарифмирующий транзистор, шестой - двенадцатый масштабные резисторы, первые выводы шестого и седьмого масштабных резисторов соединены с базой первого логарифмирующего транзистора, средний вывод седьмого масштабного резистора соединен с выходом второго операцией- ного усилител , второй вывод седьмого и первый вывод восьмого масштабных резисторов объединены, вторые выводы шестого и восьмого масштабных резне- .торов, а также база первого антилога- рифмирующего транзистора подключены

   У 8

   0

   г j 0 5 30 ,с

   к шине нулевого потенциала, отличающейс  тем, что, с целью повышени  точности, в него введен компенсирующий резистор, первый вывод которого соединен с первыми выводами дес того и одиннадцатого масштабных резисторов, неинвертирующим входом п того операционного усилител , базой второго логарифмирующего транзистора и коллектором третьего антилогарифмирующего транзистора, база и эмиттер которого соединены соответственно с базой и эмиттером первого логарифмирующего транзистора, выход п того операционного усилител  подключен к среднему выводу дев того масштабного резистора, первый и второй выводы которого соединены с вторыми выводами соответственно п того и дес того масштабных резисторов, второй вывод одиннадцатого масштабного резистора подключен к входу сигнала-делимого , эмиттер и база второго антилогарифмирующего транзистора соединены соответственно с эмиттером и базой третьего логарифмирующего транзистора, второй вывод компенсирующего резистора подключен к шине ну- лев.ого потенциала, первый и -второй выводы двенадцатого масштабного резистора соединены соответственно с инвертирующим входом п того операционного усилител  и выходом четвертого операционного усилител ,  вл ющегос  выходом устройства.

   15

   X 7 ГХ.Г±-± 7 WxlJ

   °-cb-rf

   ю Т Т /Т4

   15

   W

   фуг.2