SU1534460A1 - Device for access of two-port dynamic memory - Google Patents

Device for access of two-port dynamic memory Download PDF

Info

Publication number
SU1534460A1
SU1534460A1 SU884422454A SU4422454A SU1534460A1 SU 1534460 A1 SU1534460 A1 SU 1534460A1 SU 884422454 A SU884422454 A SU 884422454A SU 4422454 A SU4422454 A SU 4422454A SU 1534460 A1 SU1534460 A1 SU 1534460A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
trigger
memory
output
inputs
Prior art date
Application number
SU884422454A
Other languages
Russian (ru)
Inventor
Павел Николаевич Казанцев
Original Assignee
Предприятие П/Я Р-6052
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6052 filed Critical Предприятие П/Я Р-6052
Priority to SU884422454A priority Critical patent/SU1534460A1/en
Application granted granted Critical
Publication of SU1534460A1 publication Critical patent/SU1534460A1/en

Links

Landscapes

  • Measurement Of Radiation (AREA)

Abstract

Изобретение предназначено дл  управлени  двухпортовой видеографической пам тью с накопителем на динамических МДП БИС ЗУ при считывании записи информации в процессе формировани  изображени , при считывании информации дл  регенерации изображени  на экране видеомонитора и регенерации информации в накопителе. Цель изобретени  - расширение области применени . Устройство содержит четыре триггера 1, 3, 4, и 6, элемент И 5, блок 8 формировани  сигналов управлени  пам тью, регистр 13 сдвига. По входу 2 в устройство поступают запросы дл  формировани  изображени . По входу 1 в устройство поступают запросы дл  регенерации изображени  на экране видеомонитора. 3 ил.The invention is intended to control a two-port video graphic memory with a dynamic MIS storage unit BIS memory when reading information recording during image formation, when reading information for regenerating an image on a video monitor screen and regenerating information in a storage device. The purpose of the invention is to expand the scope. The device contains four flip-flops 1, 3, 4, and 6, element 5, the block 8 of generating memory control signals, the shift register 13. On input 2, the device receives requests to form an image. On input 1, the device receives requests for the regeneration of the image on the video monitor screen. 3 il.

Description

Редактор П. Юрковецка Editor P. Yurkovetska

Составитель В. БородинCompiled by V. Borodin

Техред М.Дндык Корректор А. ОбручарTehred M.Dndyk Proofreader A. Obruchar

Заказ 42Order 42

Тираж Ь61Circulation b61

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5VNIIPI State Committee for Inventions and Discoveries at the State Committee on Science and Technology of the USSR 113035, Moscow, Zh-35, Raushsk nab. 4/5

Пронзводстьенно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101Pronzvodstvenno-publishing combine Patent, Uzhgorod, st. Gagarin, 101

ПодписноеSubscription

Claims (1)

Формула изобретения Устройство доступа к двухпортовой динамической памяти, содержащее два триггера и элемент И, входы установ.ки в ”1 первого и второго триггеров являются первым и вторым входами запроса доступа к памяти устройства, прямой выход второго триггера соединен с первым входом элемента И, отличающееся тем, что, с целью расширения области применения, в него введены два триггера, регистр сдвига, тактовый генератор и блок формирования сигналов управления памятью, выход тактового генератора соединен со стробирующим входом регистра сдвига, прямой выход первого триггера соединен с входом установки в ”0” третьего триггера, вход установки в 1” которого соединен с прямым выходом второго триггера и информационным входом четвертого триггера, с первого по третий выходы блока формирования сигналов управления памятью соединены с входом разрешения сдвига регистра сдвига и входами установки в 0 первого и второго триггеров соответственно, выход элемента И соединен с входом стробирования четвертого триггера, вход задания длительности цикла регенерации устройства соединен с вторым входом элемента И и первым входом управления блока формирования сигналов управления памятью, с второго по четвертый входы управления которого соединены с прямым выходом четвертого триггера и прямым и инверсным выходами третьего триггера соответственно, выход регистра сдвига и вход чтения устройства соединены с пятым и шестым входами управления блока формирования сигналов управления памятью соответственно, с четвертого по восьмой выходы которого являются выходами сигналов управления памятью устройстваThe claims device access to two-port dynamic memory containing two triggers and an element And, the installation inputs in ”1 of the first and second triggers are the first and second inputs of the request for accessing the device’s memory, the direct output of the second trigger is connected to the first input of the And element, characterized the fact that, in order to expand the scope, two triggers are introduced into it, a shift register, a clock generator and a memory control signal generating unit, the output of the clock generator is connected to the gate input of the register the shift, the direct output of the first trigger is connected to the input of the “0” third trigger, the input of 1 ”of which is connected to the direct output of the second trigger and the information input of the fourth trigger, from the first to third outputs of the memory control signal generation unit are connected to the shift enable input the shift register and the inputs of the installation to 0 of the first and second triggers, respectively, the output of the element And is connected to the gate input of the fourth trigger, the input of the job for the duration of the regeneration cycle of the device is connected to the second input of the And element and the first control input of the memory control signal generation unit, the second to fourth control inputs of which are connected to the direct output of the fourth trigger and the direct and inverse outputs of the third trigger, respectively, the output of the shift register and the read input of the device are connected to the fifth and sixth control inputs unit for generating memory control signals, respectively, from the fourth to eighth outputs of which are outputs of the device memory control signals
SU884422454A 1988-03-29 1988-03-29 Device for access of two-port dynamic memory SU1534460A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884422454A SU1534460A1 (en) 1988-03-29 1988-03-29 Device for access of two-port dynamic memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884422454A SU1534460A1 (en) 1988-03-29 1988-03-29 Device for access of two-port dynamic memory

Publications (1)

Publication Number Publication Date
SU1534460A1 true SU1534460A1 (en) 1990-01-07

Family

ID=21373757

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884422454A SU1534460A1 (en) 1988-03-29 1988-03-29 Device for access of two-port dynamic memory

Country Status (1)

Country Link
SU (1) SU1534460A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 997937, кл. G 06 F 9/00, 1982. Авторское свидетельство СССР 1325479, кл. G 06 F 9/46, 1986. *

Similar Documents

Publication Publication Date Title
KR960012013A (en) Synchronous Semiconductor Memory
KR920013462A (en) Semiconductor memory
KR930703684A (en) Dynamic Random Access Memory and Method for Covert Regeneration
KR900008436A (en) Digital audio signal generator and data processing device
US5185719A (en) High speed dynamic, random access memory with extended reset/precharge time
EP0239916A2 (en) Semiconductor memory device having a test mode and a standard mode of operation
SU1534460A1 (en) Device for access of two-port dynamic memory
JP2003217279A (en) Semiconductor memory device having divided cell array, and accessing method for memory cells of this device
JP3302726B2 (en) Semiconductor storage device
JPS6146916B2 (en)
KR100219491B1 (en) Automatic precharge bank selection circuit
JP3164939B2 (en) Apparatus with test circuit for storage device
SU691925A1 (en) Memory device
JP3018431B2 (en) On-chip test method for semiconductor memory
JPS632198A (en) Dynamic ram
KR100247928B1 (en) Synchronous dram semiconductor device
KR970057687A (en) Memory device of PDP TV
KR100229260B1 (en) Dram control circuit
JPS6182588A (en) Semiconductor memory device
JP2734522B2 (en) Storage device
KR970025144A (en) Memory interface method and circuit of variable length decoder
JP2845038B2 (en) Timing control device
KR100492991B1 (en) Burst counter and synchronous dram using thereof
KR19980083996A (en) Refresh control method of DRAM device
SU1305776A1 (en) Storage with sequential writing and reading