SU1527633A1 - Device for calculation of arc sine function - Google Patents

Device for calculation of arc sine function Download PDF

Info

Publication number
SU1527633A1
SU1527633A1 SU884377957A SU4377957A SU1527633A1 SU 1527633 A1 SU1527633 A1 SU 1527633A1 SU 884377957 A SU884377957 A SU 884377957A SU 4377957 A SU4377957 A SU 4377957A SU 1527633 A1 SU1527633 A1 SU 1527633A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
adder
output
shifter
term
Prior art date
Application number
SU884377957A
Other languages
Russian (ru)
Inventor
Геннадий Юрьевич Третьяков
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU884377957A priority Critical patent/SU1527633A1/en
Application granted granted Critical
Publication of SU1527633A1 publication Critical patent/SU1527633A1/en

Links

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  воспроизведени  в СЦВМ функции арксинуса. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит регистр аргумента, четыре сдвигател , четыре сумматора и блок вычислени  синуса. Изобретение ведет к умньшению числа устанавливаемой аппаратуры и резко сокращает врем  счета функции арксинуса. В изобретении используетс  модификаци  метода Ньютона поиска корней уравнени . 1 ил.The invention relates to computing and is intended to reproduce the arcsine function in a PCL. The aim of the invention is to increase speed. The device contains an argument register, four shifters, four adders and a sine calculation unit. The invention leads to a multiplication of the number of installed equipment and drastically reduces the counting time of the arc sine function. The invention uses a modification of the Newton method of finding the roots of an equation. 1 il.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  воспроизведени  в СЦВМ функции арксинуса .The invention relates to computing and is intended to reproduce the arcsine function in a PCL.

Целью изобретени   вл етс  повьппе- ние быстродействи .The aim of the invention is to improve speed.

На чертеже представлена блок-схема устройства.The drawing shows the block diagram of the device.

Устройство содержит регистр 1 аргумента , сдвигатели 2 и 3, сумматор 4, блок 5 вычислени  синуса,сумматор 6, сдвигатели 7 и 8, сумматоры 9 и 10.The device contains a register of 1 argument, shifters 2 and 3, an adder 4, a sine calculation unit 5, an adder 6, shifters 7 and 8, an adder 9 and 10.

Дл  вычислени  функции арксинуса устройство выполн ет следующие действи , В регистр 1 аргумента заноситс  значение аргумента У, Это значение поступает на сдригатель 2, обеспечивающий сдвиг на два разр да вправо (1/4 у). Полученное значение поступает на вход сдвигател  3,обеспечивающего сдвиг на один разр д вправо (1/8 -у). Выходы со сдвигателей 2 и 3 складываютс  и сумматоре 4To calculate the arcsine function, the device performs the following actions. In register 1 of the argument, the value of the argument Y is entered. This value is fed to the drawer 2, which shifts two digits to the right (1/4 y). The resulting value is fed to the input of the shifter 3, which provides a shift of one digit to the right (1/8 th). The outputs from the shifters 2 and 3 are added up and the adder 4

(1/4 У + 1/8 Y X,). На этом перва  итераци  заканчиваетс .(1/4 U + 1/8 Y X,). This completes the first iteration.

Выход сумматора 4 поступает на вход блока 5 вычислени  синуса,выход с которого поступает на вход вычитаемого сумматора 6. На вход уменьшаемого сумматора 6 поступает значение регистра 1 аргумента. Выход сумматора 6 (у - 2 sir. ( ТХ/2 ) поступает на сдвИ1 атель 7, обеспечивающий сдвиг на два разр да вправо. Полученное значение поступает на вход сдвигател  8, обеспечивающего сдвиг на один разр д вправо. Выходы со сдвигателей 7 и 8 складьгоаютс  в сумматоре 9:3/8 У -2 sin ( i X/2 ) . Выходы сумматоров 4 и 9 складываютс  в сумматоре 10, образу  искомое значение функции Х X, -t- 3/Я у -2 sin ( tX/2 ) .The output of the adder 4 is fed to the input of the sine calculation unit 5, the output of which is fed to the input of the subtracted adder 6. The input of the decremented adder 6 is the value of the register 1 argument. The output of the adder 6 (y - 2 sir. (TX / 2) is fed to the slider 7, providing a shift of two bits to the right. The resulting value is fed to the input of the shifter 8, which provides a shift of one bit to the right. Outputs from the shifters 7 and 8 are added in the adder 9: 3/8 Y – 2 sin (i X / 2). The outputs of the adders 4 and 9 are added in the adder 10, forming the desired value of the function X X, -t- 3 / I at -2 sin (tX / 2 ).

Если точность вычислений недостаточна , то добавление новых элементов , аналогичных 5-7, приводит к повышению точности. Следовательно,If the accuracy of calculations is insufficient, then the addition of new elements, similar to 5-7, leads to an increase in accuracy. Consequently,

(Л(L

СП N3 SP N3

ОABOUT

0000

0000

по нужной точности подбираетс  минимальное число итераций.the required number of iterations is selected according to the required accuracy.

Формула иэоб ре тени Formula ieb re shadow

Устройство дл  вычислени  функции арксинуса, содержащее регистр аргумента , два сумматора и первый сдвига- тель, отличающеес  тем, что, с целью увеличени  быстродействи , в него введены третий и четвертый сумматоры, с второго по четвертый сдвигатели и блок вычислени  синуса, причем первый и второй сдвигатели pea лизуют сдвиг на два разр да вправо, третий и четвертый сдвигатели реализуют сдвиг на один разр д вправо, при этом выход регистра аргумента соединен с входом уменьшаемого первого сумматора, вход вычитаемого которогоA device for calculating the arcsine function, containing the argument register, two adders and the first shifter, characterized in that, in order to increase speed, the third and fourth adders, the second to the fourth shifters, and the sine calculator, with the first and second the shifters pea shift by two bits to the right, the third and fourth shifters implement the shift by one bit to the right, while the output of the register of the argument is connected to the input of the decrementing first adder, the input of which is deductible

соединен с выходом блока вычислени  синуса, выход первого сдвигател  соединен с входом первого слагаемого второго сумматора и входом третьего сдвигател , выход которого соединен с входом второго слагаемого второго сумматора, выход которого соединен с входом аргумента блока вычислени  синуса и входом первого слагаемого третьего сумматора, вход второго слагаемого которого соединен с выходом четвертого сумматора, вход первого слагаемого которого соединен с выходом второго сдвигател  и входом четвертого сдвигател , выход которого соединен с входом второго слагаемого четвертого сумматора, выход первого сумматора соединен с входом второго сдвигател , выход третьего сумматора соединен с выходом устройства.connected to the output of the sine calculator, the output of the first shifter is connected to the input of the first term of the second adder and the input of the third shifter, the output of which is connected to the input of the second term of the second adder, the output of which is connected to the input of the first term of the third adder, second input The term of which is connected to the output of the fourth adder, the input of the first term of which is connected to the output of the second shifter and the input of the fourth shifter, the output of which one with the input of the second term of the fourth adder, the output of the first adder is connected to the input of the second shifter, the output of the third adder is connected to the output of the device.

Claims (1)

Формула изоб ре тенияClaim Устройство для вычисления функции арксинуса, содержащее регистр аргумента, два сумматора и первый сдвигатель, отличающееся тем, что, с целью увеличения быстродействия, в него введены третий и четвертый сумматоры, с второго по четвертый сдвигатели и блок вычисления синуса, причем первый и второй сдвигатели реа-,5 лизуют сдвиг на два разряда вправо, третий и четвертый сдвигатели реализуют сдвиг на один разряд вправо, при этом выход регистра аргумента соединен с входом уменьшаемого первого 20 сумматора, вход вычитаемого которого соединен с выходом блока вычисления синуса, выход первого сдвигателя соединен с входом первого слагаемого второго сумматора и входом третьего сдвигателя, выход которого соединен с входом второго слагаемого второго сумматора, выход которого соединен с входом аргумента блока вычисления синуса и входом первого слагаемого третьего сумматора, вход второго слагаемого которого соединен с выходом четвертого сумматора, вход первого слагаемого которого соединен с выходом второго сдвигателя и входом четвертого сдвигателя, выход которого соединен с входом второго слагаемого четвертого сумматора, выход первого сумматора соединен с входом второго сдвигателя, выход третьего сумматора соединен с выходом устройства.A device for calculating the arcsine function, containing an argument register, two adders and a first shifter, characterized in that, in order to increase speed, the third and fourth adders, second to fourth shifters and a sine calculation unit are introduced into it, the first and second shifters -, 5 lick the shift by two digits to the right, the third and fourth shifters implement the shift by one digit to the right, while the output of the register of the argument is connected to the input of the reduced first 20 adder, the input of which is subtracted is connected to the sine calculation unit, the output of the first shifter is connected to the input of the first term of the second adder and the input of the third shifter, the output of which is connected to the input of the second term of the second adder, the output of which is connected to the input of the argument of the sine calculation unit and the input of the first term of the third adder, the input of the second term of which connected to the output of the fourth adder, the input of the first term of which is connected to the output of the second shifter and the input of the fourth shifter, the output of which is connected to the input torogo term fourth adder, the output of the first adder is connected to the input of the second shifter, the output of the third adder connected to the output device.
SU884377957A 1988-02-10 1988-02-10 Device for calculation of arc sine function SU1527633A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884377957A SU1527633A1 (en) 1988-02-10 1988-02-10 Device for calculation of arc sine function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884377957A SU1527633A1 (en) 1988-02-10 1988-02-10 Device for calculation of arc sine function

Publications (1)

Publication Number Publication Date
SU1527633A1 true SU1527633A1 (en) 1989-12-07

Family

ID=21355488

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884377957A SU1527633A1 (en) 1988-02-10 1988-02-10 Device for calculation of arc sine function

Country Status (1)

Country Link
SU (1) SU1527633A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1297639, кл. G П6 F 7/548,1985. Авторское свилетельство СССР № 1456950, кл. G 06 F 7/548,1986. *

Similar Documents

Publication Publication Date Title
US5157624A (en) Machine method to perform newton iterations for reciprocal square roots
JPH02196328A (en) Floating point computing apparatus
US4758974A (en) Most significant digit location
JPS6478323A (en) Arithmetic unit for trigonometric function using pseudo division system
SU1527633A1 (en) Device for calculation of arc sine function
JP2511527B2 (en) Floating point arithmetic unit
US5206826A (en) Floating-point division cell
Turner Implementation and analysis of extended SLI operations.
JP2578482B2 (en) Floating point arithmetic unit
JPS649523A (en) Adder
SU922760A2 (en) Digital function generator
SU1080135A1 (en) Computing device
SU1411735A1 (en) Fibonacci code adder
SU622087A1 (en) Sine and cosine function digital computer
SU1552177A1 (en) Device for computing functions
SU1522197A1 (en) Device for calculation of cosine of a number
SU1658147A1 (en) Multiplier
SU1262489A1 (en) Device for calculating logarithmic value
SU1361545A1 (en) Division device
SU1297039A1 (en) Device for calculating function values
SU732861A1 (en) Device for computing inverse value
SU1381494A1 (en) Device for calculating n-th root
SU676986A1 (en) Digital function generator
SU748409A1 (en) Device for multiplying binary-decimal numbers
SU511590A1 (en) Device for dividing numbers