SU1510090A2 - Delta-modulator - Google Patents
Delta-modulator Download PDFInfo
- Publication number
- SU1510090A2 SU1510090A2 SU884393743A SU4393743A SU1510090A2 SU 1510090 A2 SU1510090 A2 SU 1510090A2 SU 884393743 A SU884393743 A SU 884393743A SU 4393743 A SU4393743 A SU 4393743A SU 1510090 A2 SU1510090 A2 SU 1510090A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- signal
- outputs
- delta
- input
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и вл етс усовершенствованием устройства по а.с. N 1448411. Его использование в устройствах цифровой обработки сигналов позвол ет расширить область возможного применени за счет формировани выходного сигнала в формате многоуровневой дельта-модул ции с переключаемой квантующей характеристикой. Дельта-модул тор содержит компаратор 1, управл емый инвертор 2, генератор 3 тактовых импульсов, компаратор 4 знака, реверсивный счетчик 5, шифратор 6,цифро-аналоговый преобразователь 7, формирователь 8 импульсов, триггеры 9, 14 , 15, элемент ЗАПРЕТ 10, элемент И 11, элемент 12 задержки, элемент ИЛИ 13 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16. Поставленна цель достигаетс благодар введению реверсивного счетчика 17, блока 18 задани кодов, делител 19 с программируемым коэффициентом делени и элементов 20, 21 задержки. 3 ил., 1 табл.The invention relates to automation and computing, and is an improvement to the device in an. N 1448411. Its use in digital signal processing devices allows widening the range of possible applications by generating an output signal in a multi-level delta modulation format with switchable quantizing characteristic. The delta-modulator contains a comparator 1, a controlled inverter 2, a generator of 3 clock pulses, a comparator 4 characters, a reversible counter 5, an encoder 6, a digital-to-analog converter 7, a driver of 8 pulses, triggers 9, 14, 15 element 11, delay element 12, element 13 and element EXCLUSIVE OR 16. The goal is achieved by introducing a reversible counter 17, a code setting unit 18, a divider 19 with a programmable division factor and delay elements 20, 21. 3 ill., 1 tab.
Description
СПSP
СОWITH
0t/eJ0t / eJ
МM
3151031510
Изобретение относитс к автоматике и вымислительной технике, и может быть использовано в устройствах цифровой обработки сигналов и вл етс усовершенствованием устройства по авт.св. № ,The invention relates to automation and computational techniques, and can be used in digital signal processing devices and is an improvement on the device by the author. No
Цель изобретени - расширение области возможного применени за счет формировани выходного сигнала в формате многоуровневой дельта-модул ции с переключаемой квантующей характеристикой.The purpose of the invention is to expand the area of possible application by generating an output signal in a multilevel delta modulation format with a switchable quantizing characteristic.
На фиг, 1 приведена функциональна схема дельта-модул тора, на фиг. 2 - выполнение шифратора; на фиг. 3 - временные диаграмм работы.FIG. 1 is a functional diagram of a delta modulator; FIG. 2 - execution of the encoder; in fig. 3 - time diagrams of work.
Дельта-модул тор содержит первый компаратор 1, управл емый инвертор 2, генератор 3 тактовых импульсов, вто- рой компаратор k знака, первый реверсивный счетчик 5, шифратор 6, цифро- аналоговый преобразователь 7, формирователь 8 импульсов, первый счетный триггер Э, элемент ЗАПРЕТ 10, элемент И 11, первый элемент 12 задержки, элемент ИЛИ 13, второй 14 и третий 15 D-триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16, второй реверсивный счетчик 17, блок 18 задани кодов, делитель 19 с программируемым коэффициентом деле- ;Ни , второй 20 и третий 21 элементы задержки. На фиг, 1 обозначены первый 22, второй 23, третий 2k, четвертый 25 и п тый 2б выходы.The delta-modulator contains the first comparator 1, a controlled inverter 2, a generator of 3 clock pulses, a second comparator of k characters, a first reversible counter 5, an encoder 6, a digital-to-analog converter 7, a driver of 8 pulses, the first counting trigger E, an element BAN 10, element 11, first delay element 12, element OR 13, second 14 and third 15 D-flip-flops, element EXCLUSIVE OR 16, second reversible counter 17, block 18 task codes, divider 19 with a programmable coefficient; second 20 and third 21 delay elements. In FIG. 1, the first 22, second 23, third 2k, fourth 25, and fifth 5b outputs are indicated.
Шифратор 6 содержит (фиг. 2) элемент И 27, элементы ЗАПРЕТ 28 и 29,The encoder 6 contains (Fig. 2) element And 27, the elements of the prohibition 28 and 29,
Делитель 19 может быть выполнен в виде счетчика с переключаемым коэффиThe divider 19 can be made in the form of a counter with switchable coefficients.
циентом пересчета, когда выходы разр дов счетчика через переключатель соединены с входом обнулени счетчика .The recalculation center, when the outputs of the counter bits are connected via a switch to the counter zeroing input.
На фиг. 3 представлены сигналы, по вл ющиес на выходах соответствующих , блоков, причем обозначени фиг.1 и 3 совпадают.FIG. Figure 3 shows the signals appearing at the outputs of the respective blocks, with the symbols of Figures 1 and 3 coinciding.
Дельта-модул тор работает следующим образом.The delta modulator operates as follows.
Входной сигнал U(,(t) поступает на вход .управл е(ого инвертора 2 и вход компаратора знака. Компаратор k формирует выходные сигналы по правилуThe input signal U (, (t) is fed to the input. Control (th inverter 2 and the sign comparator input. Comparator k generates output signals according to the rule
Го, U,,(t)0,Go, U ,, (t) 0,
Ь, , которые вл ютс управл ющими дл блока 2. Управл ющий инвертор 2 осу B, which are control for unit 2. Control inverter 2 axis
0 5 0 0 5 0
ществл ет преобразование входного сигнала по правилуThere is a rule for converting the input signal.
и ujt), и О,and ujt) and oh
5five
00
5five
0 0
5five
V I ujt) , U4 1V I ujt), U4 1
т.е. выходной сигнал блока 2 вл етс всегда неотрицательным.those. the output of block 2 is always non-negative.
Сигнал,. величина которого не выходит за интервал о, и„,где Ц - номинальное напр жение дельта-модул - тора, с выхода инвертора 2 поступает на вход компаратора 1, на второй вход которого поступает напр жение обратной св зи с преобразовател 7. Если сигнал преобразовател 7 меньше сигнала ) , положительный импульс компаратора 1 разрешает прохождение тактового импульса генератора 3 через шифратор 6 на вход сложени первого реверсивного счетчика 5- При этом величина аппроксимирующего напр жени преобразовател 7 увеличитс на единицу дискретности U . Если ) и(с), то выходной импульс генератора 3 .через шифратор 6 поступает на вход вычитани счетчика 5, а это приводит к уменьшению на величину Д. сигнала преобразовател 7 обратной св зи. Таким образом, при и ц е иЗ происходит слежение сигнала св зи U- за сигналом U, а сигнал на первом выходе шифратора 6, фиксирующий максимальное состо ние счетчика 5 отсутствует. На выходе элемента ЗАПРЕТ 10 формируетс сигнал, соответствующий выходному сигналу компаратора 1, который через элемент ИЛИ 13 поступает на информационный вход триггера 14, так как сигнал на выходе элемента И 11 также отсутствует. Элемент -12 задержки необходим дл согласовани быстродействи блоков 1, 6 и 7 и задерживает тактовые сигналы генератора 3 на врем t с ,где t - быстродействие блоков 1,5 - 7,10 и 13. Триггер 14 выполн ет функцию фиксирующей цепи нулевого пор дка .Signal,. the value of which does not exceed the interval about, and ", where C is the nominal voltage of the delta modulator, from the output of the inverter 2 is fed to the input of the comparator 1, the second input of which receives the feedback voltage from the converter 7. If the signal of the converter 7 is less than the signal), the positive pulse of the comparator 1 permits the passage of the clock pulse of the generator 3 through the encoder 6 to the input of the addition of the first reversible counter 5. If) and (c), then the output impulse of the generator 3. Through the encoder 6 enters the subtraction input of counter 5, and this leads to a reduction of feedback signal from the converter's signal 7. Thus, when u c e iZ, the communication signal U- follows the signal U, and the signal at the first output of the encoder 6, which fixes the maximum state of the counter 5, is absent. At the output of the element BAN 10, a signal is generated that corresponds to the output signal of comparator 1, which through the element OR 13 enters the information input of the trigger 14, since the signal at the output of the element 11 also is absent. The delay element -12 is necessary for matching the speed of the blocks 1, 6 and 7 and delays the clock signals of the generator 3 by the time t s, where t is the speed of the blocks 1.5–7.10 and 13. The trigger 14 performs the function of the zero-order locking circuit .
Триггер 15 необходим дл фиксации состо ни выходного сигнала компаратора 4, которое обеспечиваетс с помощью тактовых импульсов генератора 3, а также управл ет ра ботой элемента 1б. Выходной сигнал триггера 15 поступает на вход элемента ИСКЛОЧА- ЮЩЕЕ ИЛИ 16, в результате сигнал на выходе последнего при нулевомThe trigger 15 is necessary for fixing the state of the output signal of the comparator 4, which is provided by the clock pulses of the generator 3, and also controls the operation of the element 1b. The output signal of the trigger 15 is fed to the input of the element EXCLUSIVE OR 16, as a result, the signal at the output of the latter at zero
состо ни триггера 15 (Utrigger state 15 (U
15100901510090
вхin
спаде Ug(t)decay Ug (t)
етс на обратное,on the contrary,
ветствует выходному сигналу триггера 1, при единичном (U -с 0) - инверсному выходному сигналу триггера 1 .Corresponds to the output signal of the trigger 1, with a single (U -c 0) - inverse output signal of the trigger 1.
Таким образом, сигнал на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1б соответствует приросту аппроксимирующего напр жени преобразовател 7. При этом, если входной сигнал монотонно возрастает, на выходе элемента 1б, вл ющегос первым выходом 22 дельта- модул тора, формируетс дельта-последовательность , содержаща больше единиц, чем нулей. При монотонном это соотношение мен а в области, гдеThus, the signal at the output of the EXCLUSIVE OR 1b element corresponds to an increase in the approximating voltage of the converter 7. At the same time, if the input signal monotonously increases, a delta sequence is formed at the output of element 1b, which is the first output 22 of the delta modulator, than zeros. With monotonous, this ratio is in the area where
крутизна входного сигнала близка к нулю, число единиц и нулей в последовательности на выходе элемента 1б примерно одинаково. На выходе триггера 15 и выходах реверсивного счетчика 5, вл ющимис вторым 23 и третьим 2k выходами дельта-модул тора, формируетс выходной сигнал в формате импульсно-кодовой модул ции (ИКМ), представленный пр мым кодом со знаковым разр дом.the slope of the input signal is close to zero, the number of ones and zeros in the sequence at the output of element 1b is approximately the same. At the output of the trigger 15 and the outputs of the reversible counter 5, the second 23 and third 2k outputs of the delta modulator, an output signal is generated in the pulse code modulation (PCM) format, represented by a direct code with a sign digit.
В случае равенства b выходные импульсы генератора 3 через шифратор заполн ют реверсивный счетчик 5, в результате чего преобразователь 7 вырабатывает величину U-, , а на третьем выходе шифратора 6 по витс импульс, который запрещает прохождение сигналов компаратора 1 через элемент ЗАПРЕТ 10, и разрешает прохождение импульсов триггера 9 через элементы И П .и ИЛИ 13 на вход триггера 1. До по влени указанного импульса на третьем выходе шифратора 6 триггер 9 работает в счетном режиме, измен после прихода каждого тактового импульса с выхода блока 3 свое состо ние на противоположное. Импульс на третьем выходе блока 6 через формирователь 8 переднего фронта устанавливает триггер 9 в единичное положение , благодар чему устран ютс сбои в выходном коде из-за неправильного фазировани выходных импульсов триггера 9.If b is equal, the output pulses of the generator 3 through the encoder fill up the reversible counter 5, as a result of which the converter 7 produces the value U-, and the third output of the encoder 6 has a pulse that prevents the signals of the comparator 1 from passing through the element BAN 10, and allows the passage of the pulses of the trigger 9 through the elements AND P. And OR 13 to the input of the trigger 1. Before the appearance of the specified pulse on the third output of the encoder 6, the trigger 9 operates in the counting mode, changing after the arrival of each clock pulse from the output of the blinker ka 3 on its opposite state. The pulse at the third output of block 6 through the front-edge driver 8 sets the trigger 9 to a single position, thereby eliminating errors in the output code due to incorrect phasing of the output pulses of the trigger 9.
Когда /Ug,f Иц, импульс с выхода генератора 3 не изменит состо ние реверсивного счетчика 5, так как шифратор 6 блокирует прохождение тактовых импульсов на вход слежени счетчика 5 при полном его заполнени .When / Ug, f Itz, the pulse from the output of the generator 3 does not change the state of the reversible counter 5, since the encoder 6 blocks the passage of the clock pulses to the tracking input of the counter 5 when it is completely filled.
10ten
0) COOT- Одновременно с этим импульс с выхода генератора 3 изменит состо ние триггера 9 на нулевое. Поэтому, при пре-. вышении входным сигналом номинального значени Uj, дельта-модул тора на выходе элемента 1б будет формироватьс код -чередующа последовательность единиц и нулей, соответствующа знамению U. Таким образом, на первом выходе 22 устройства формируетс одноразр дна дельта-последовательность , соответствующа входному сигналу, который находитс в интервале С, UH з на втором 23 и третьем выходах формируетс ИКМ-сигнал, соответствующий знаку и модулю аппроксимирующего сигнала в указанном диапазоне. При этом0) COOT- At the same time, the pulse from the output of generator 3 will change the state of trigger 9 to zero. Therefore, in case of When the input signal raises the nominal value Uj, the delta modulator, the output of element 1b will form a code — a sequential sequence of ones and zeros corresponding to the U sign. Thus, at the first output 22 of the device, a one-bit delta sequence is formed that corresponds to the input signal, which is In the interval C, UH C, on the second 23 and third outputs, an PCM signal is generated corresponding to the sign and module of the approximating signal in the specified range. Wherein
20 сигналы формируютс на выходах с20 signals are formed at the outputs with
частотой повторени , определ емой частотой дискретизации при линейной дельта-модул ции. Если входной сигнал выходит за интервал f-U, U, наrepetition rate determined by the sampling rate for linear delta modulation. If the input signal is outside the f-U interval, U, by
25 первом выходе дельта-модул торе формируетс чередующа последовательность единиц и нулей, соотаетствую15In the first output of the delta modulator, an alternating sequence of ones and zeros is formed, corresponding to 15
3535
4040
ща ограничению /Up( Uj,, а на втором и третьем выходах - сигнал в фор- 2Q мате ИКМ, равный приведенному ограничению .to the limit / Up (Uj ,, and on the second and third outputs - a signal in the form of 2Q PCM, equal to the given limit.
Работа шифратора 6 полностью аналогична работе одноименного известного блока, пон тна из приведенной на фиг. 2 функциональной схемы и в объ снени х не нуждаетс .The operation of the encoder 6 is completely analogous to the operation of the block of the same name known, understood from the one shown in FIG. 2 is a functional diagram and does not need to be explained.
Формирование сигнала в формате многоуровневой дельта-модул ции (МДМ) на выходах второго реверсивно- гого счетчика 17, вл ющихс четвертыми выходами 25 устройства, осуществл етс следующим образом.The signal generation in the multilevel delta modulation (MDM) format at the outputs of the second reversible counter 17, which are the fourth outputs 25 of the device, is carried out as follows.
Одноразр дный код U, поступает на вход сложени /вычитани реверсивного счетчика 17, на счетный вход которого через элемент 20 задержки поступают тактовые импульсы. Врем The one-bit code U, is fed to the input of the addition / subtraction of the reversible counter 17, to the counting input of which through the delay element 20 the clock pulses arrive. Time
io„„ io „„
задержки сигнала t j в элементе 20 учитывает быстродействие триггера И и элемента 16 и должно быть больше времени прохождени сигнала через указанные блоки.the delay of the signal t j in element 20 takes into account the speed of the trigger I and element 16 and must be greater than the time it takes for the signal to pass through these blocks.
Делитель 19 обеспечивает деление частоты тактового генератора 3 с программируемым коэффициентом пересчета . , , : , i;, Тд /Т„д;, , где Тд и ,n- частоты дискретизации при линейной и многоуровневойThe divider 19 provides a frequency division of the clock generator 3 with a programmable conversion factor. ,,:, i ;, Td / T „d ;, where Td and, n are the sampling rates at linear and multilevel
4545
5050
5555
510090510090
- Од ге ге вы го вы с но ща пе ру ва но ин ро ет ку ла- If you go with it, you can always play
5five
00
ща ограничению /Up( Uj,, а на втором и третьем выходах - сигнал в фор- Q мате ИКМ, равный приведенному ограничению .to the limit / Up (Uj ,, and on the second and third outputs - a signal in the format QM PCM, equal to the given limit.
Работа шифратора 6 полностью аналогична работе одноименного известного блока, пон тна из приведенной на фиг. 2 функциональной схемы и в объ снени х не нуждаетс .The operation of the encoder 6 is completely analogous to the operation of the block of the same name known, understood from the one shown in FIG. 2 is a functional diagram and does not need to be explained.
Формирование сигнала в формате многоуровневой дельта-модул ции (МДМ) на выходах второго реверсивно- гого счетчика 17, вл ющихс четвертыми выходами 25 устройства, осуществл етс следующим образом.The signal generation in the multilevel delta modulation (MDM) format at the outputs of the second reversible counter 17, which are the fourth outputs 25 of the device, is carried out as follows.
Одноразр дный код U, поступает на вход сложени /вычитани реверсивного счетчика 17, на счетный вход которого через элемент 20 задержки поступают тактовые импульсы. Врем The one-bit code U, is fed to the input of the addition / subtraction of the reversible counter 17, to the counting input of which through the delay element 20 the clock pulses arrive. Time
io„„ io „„
задержки сигнала t j в элементе 20 учитывает быстродействие триггера И и элемента 16 и должно быть больше времени прохождени сигнала через указанные блоки.the delay of the signal t j in element 20 takes into account the speed of the trigger I and element 16 and must be greater than the time it takes for the signal to pass through these blocks.
Делитель 19 обеспечивает деление частоты тактового генератора 3 с программируемым коэффициентом пересчета . , , : , i;, Тд /Т„д;, , где Тд и ,n- частоты дискретизации при линейной и многоуровневойThe divider 19 provides a frequency division of the clock generator 3 with a programmable conversion factor. ,,:, i ;, Td / T „d ;, where Td and, n are the sampling rates at linear and multilevel
5five
00
5five
1510090 1510090
дельта-модул ции соответственно, при этом Тд , . Значение lu может быть как четным, так и нечетным.delta modulations, respectively, with Td,. The value of lu can be either even or odd.
Предполагаетс ,что в момент времени о, (фиг. 3) определенное значение многоуровневого кода на выходах счетчика 17 уже сформировано, о чем свидетельствует наличие импульсного сигнала U на выходе делител 19, коэффициент пересчета которого вл етс четным и равен, например, /и 6, При этом значение МДМ-сигнала на выходах счетчика 17 в.момент нали чи . сигнала U, принимает одно из возможных значений, приведенных в таблице.It is assumed that at time o, (Fig. 3) a certain value of the multi-level code at the outputs of counter 17 has already been formed, as evidenced by the presence of a pulsed signal U at the output of divider 19, the conversion factor of which is even and is, for example, / and 6 At the same time, the value of the MDM signal at the outputs of the counter 17 in the moment is available. signal U, takes one of the possible values given in the table.
С помощью и,д, который подаетс на вход параллельный записи счетчика 17, осуществл етс запись кода, присутствующего на выходах блока 18. Код на выходах блока 18 задани кодов при |11 6 имеет при 1000 и соответствует нулевому значению МДМ-сигнала (таблица). Значение дельта-кода и, вл етс управл ющим сигналом счетчика 17 т.е., при единичном или нулевом значении сигнала U, направление счета блока 17 будет соответственно пр мое или обратное. В момент времени 1, поэтому содержимое счетчика 17 (а оно было равно нулю) с приходом очередного тактового импульса Ujo увеличиваетс на единицу. Аналогично работает счетчик 17 в моменты времени , и С, . В момент времени C g сигнал U О измен ет направление счета блока 17 наWith the help of u, d, which is fed to the input of the parallel recording of the counter 17, the code present at the outputs of block 18 is recorded. The code at the outputs of block 18 specifying codes with | 11 6 has at 1000 and corresponds to the zero value of the MDM signal (table) . The value of the delta code and, is the control signal of the counter 17, i.e., with a single or zero value of the signal U, the counting direction of the block 17 will be respectively direct or reverse. At time 1, therefore, the contents of counter 17 (and it was equal to zero) with the arrival of the next clock pulse Ujo increases by one. Counter 17 works similarly at times, and C,. At time point C g, the signal U О changes the counting direction of block 17 by
5 five
8eight
обратное, за счет чего его содержимое уменьшаетс на единицу.the opposite, due to which its content is reduced by one.
Таким образом, в момент времени содержимое реверсивного счетчика 17 будет равно сумме (шести) значе- Иий одноразр дного кода , в интервале С л и в данном случаеThus, at the moment of time, the contents of the reversible counter 17 will be equal to the sum of (six) values of the one-bit code, in the interval C l and in this case
и-6 ) Z.U,, М,and-6) Z.U ,, M,
||
и соответствует разности в раз прореженных отсчетовand corresponds to the difference in times of thinned samples
л А Аl a a
0 5 5 0 5 5
00
и, (гand, (g
XK+I X К XK + I X K
+5-(+1) 4 +5 - (+ 1) 4
аппроксимирующего ИКМ-сигнала. дельта-модул тора. Считывание сигнала в формате МДМ необходимо производить по наличию импульсов на выходе делител 19. Врем задержки сигнала , в элементе 21 должно быть не менее времени считывани МДМ-сигнала с выхода счетчика 17.approximate PCM signal. delta modulator of torus. The readout of the signal in the MDM format must be carried out by the presence of pulses at the output of the divider 19. The signal delay time in element 21 must be no less than the readout time of the MDM signal from the output of counter 17.
Формирование МДМ-сигнала при нечетном (Ч осуществл етс аналогичным образом, как и при четном /м и представлено , например, дл (U 5 (фиг. 3) в интервале времени о,,The formation of the MDM signal at odd (H is carried out in the same way as for even / m and is presented, for example, for (U 5 (Fig. 3) in the time interval about,
(U--(U--
и, (г,б) JL и,б. -3,and, (g, b) jl and, b. -3,
что соответствует разности ИКМ-от- счетов, про|эеженных в |i 5 раз,which corresponds to the difference of PCM-bills, pro- duced by | i 5 times,
X,,з Х,, - - +1-(+it) -3. X ,, h X, - - +1 - (+ it) -3.
При четном коэффициенте пересчета /U делител 19 возможен случай, когда и, О, а при нечетном |К - всегда и,7 0. Поэтому при подаче двухпол рного аналогового сигнала UgjjCt) на вход дельта-модул тора на его четвертых выходах 25 формируетс сигнал в формате МДМ с переключающейс характеристикой квантовани , котора при четном или нечетном (1| соответствует квантующей характеристике с центральным подавлением или центральным клиппированием слабых сигналов.With an even conversion factor / U divider 19, the case is possible when and, О, and for odd | K - always and, 7 0. Therefore, when a two-pole analog signal UgjjCt) is applied to the input of the delta modulator, its fourth output 25 produces a signal in the MDM format with a switching quantization characteristic, which is even or odd (1 | corresponds to a quantizing characteristic with central suppression or central clipping of weak signals.
Блоком 18 задани кодов может служить регистр с параллельным выходом.Block 18 task codes can serve as a register with a parallel output.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884393743A SU1510090A2 (en) | 1988-03-17 | 1988-03-17 | Delta-modulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884393743A SU1510090A2 (en) | 1988-03-17 | 1988-03-17 | Delta-modulator |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1448411 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1510090A2 true SU1510090A2 (en) | 1989-09-23 |
Family
ID=21361839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884393743A SU1510090A2 (en) | 1988-03-17 | 1988-03-17 | Delta-modulator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1510090A2 (en) |
-
1988
- 1988-03-17 SU SU884393743A patent/SU1510090A2/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № U 484n, кл. Н 03 М 3/02, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1510090A2 (en) | Delta-modulator | |
US4389637A (en) | Digital to analog converter | |
SU1605310A1 (en) | Delta-coder | |
SU1152000A1 (en) | Periodic oscillator | |
SU902248A1 (en) | Device for conversion of time interval to code | |
SU1504802A1 (en) | Delta-modulator | |
SU1492478A1 (en) | Servo analog-to-digital converter | |
SU1510091A1 (en) | Digital filter with linear delta-modulation | |
SU1612289A1 (en) | Generator of discrete functions | |
SU1394393A1 (en) | Digital frequency synthesizer | |
CA2178847A1 (en) | Tracking filter | |
SU947870A1 (en) | Functional frequency converter | |
RU2171011C1 (en) | Pulse-width modulator | |
SU1620956A1 (en) | Digital phase shifter | |
SU1697071A1 (en) | Orthogonal signal generator | |
US3932864A (en) | Circuit for converting a companded digital time-amplitude pulse code into a linear digital amplitude pulse code | |
SU1443195A1 (en) | Shaper of angle-manipulated signals | |
SU957424A1 (en) | Pulse generator | |
SU959120A1 (en) | Angle-to-code converter | |
SU1129732A1 (en) | Delta modulator | |
SU1010617A1 (en) | Function generator | |
SU594583A1 (en) | Expanding delta-decoder | |
SU1298831A1 (en) | Pulse repetition frequency multiplier | |
SU275548A1 (en) | TRANSFORMER OF PIECIFIC-LINEAR FUNCTIONS | |
SU1734188A1 (en) | Varying-frequency signal synthesizer |