SU1488972A1

SU1488972A1 - Декодирующее устройство

Info

Publication number: SU1488972A1
Application number: SU874192464A
Authority: SU
Inventors: Vladimir V Zelenevskij; Viktor A Sivov; Vladimir M Volkov; Yurij A Ivanov; Viktor N Mikhajlov
Original assignee: Vladimir V Zelenevskij; Viktor A Sivov; Vladimir M Volkov; Yurij A Ivanov; Viktor N Mikhajlov
Priority date: 1987-02-11
Filing date: 1987-02-11
Publication date: 1989-06-23

Description

Изобретение относится к радиосвязи и может быть использовано в системах передачи цифровой информации, подверженных воздействию помех. Цель изобретения - повышение достоверности устройства. Устройство содержит блок 1 управления и синхронизации, коммутатор 2, элемент ИЛИ 3, первый и второй блоки 4, 5 памяти, информационный декодер 6, проверочный декодер 7, блок 8 сравнения и выходной согласующий блок 9. 1 ил.

с

<в

1488972 А1

5

3

'1488972

4

Изобретение относится к радиосвязи и может быть использовано в системах передачи цифровой информаций, подверженных воздействию помех. $

Цель изобретения - повышение достоверности и упрощение устройства. '

На чертеже представлена структурная схема устройства. 10

Устройство содержит блок 1 управления и синхронизации, коммутатор 2, элемент ИЛИ 3, первый 4 и второй 5 блоки памяти, информационный декодер 6, проверочный декодер 7, блок 8^ 15

сравнения и выходной согласующий блок 9.

Декодирующее устройство работает следующим образом.

Принятая двоичная кодовая комби- 20 нация двухступенчатого кода с возможными ошибками поступает на вход коммутатора 2, который под действием тактовых импульсов с блока 1 посылает ее через элемент ИЛИ 3 на вход ин- 25 формационного декодера 6 без изменения, а на вход проверочного декодера 7 - только разряды проверочного кода, содержащиеся в принятой комбинации. 30

* I

Под действием тактовых импульсов с блока 1 принятая с возможными ошибками двухступенчатая кодовая комбинация сравнивается в декодере 6с опорными кодовыми комбинациями из блока 4 памяти, в результате чего происходит декодирование названйого кода по максимуму правдоподобия.

Аналогичным образом осуществляет- дд ся декодирование проверочного кода в » декодере 7,

Выходные сигналы декодеров 6 и 7 поступают на соответствующие входы . 45 блока 8 сравнения. При их совпадении с выхода блока 8 подается разрешающий сигнал на выходной согласующий блок 9, который пропускает декодированную комбинацию с выхода декодера 6 на' дальнейшую обработку.

Claims

Формула изобретения

Декодирующее устройство, содержащее блок управления и синхронизации, первый выход^которого соединен с первым входом информационного декодера и входом первого блока памяти, выход которого соединен с вторым входом информационного декодера, второй выход блока управления и синхронизации соединен с первым входом проверочного декодера и входом второго блока памяти, выход которого соединен с вторым входом проверочного декодера, выход которого соединен с первым входом блока сравнения, выход которого соединен с первым входом выходного согласующего блока, третий, четвертый и пятый выходы блока управления и синхронизации соединены соответственно с вторыми входами выходного согласующего блока и блока сравнения и первым входом коммутатора, первый выход которого соединен с третьим входом проверочного декодера, о тличающееся тем, что, с целью повышения достоверности информации и упрощения устройства, в него введен элемент ИЛИ, первый и второй выходы коммутатора соединены с одноименными входами элемента ИЛИ и третьим входом проверочного декодера, третий выход коммутатора соединен с одноименным входом элемента ИЛИ, выход которого соединен с третьим входом информационного декодера, выход которого соединен с третьими входами блока сравнения и выходного согласующего блока, выход которого является выходом устройства, второй вход коммутатора и вход блока управления и синхронизации объединены и являются входом устройства.