SU1485253A1 - Устройство для контроля цифровых систем - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых систем. Цель изобретения состоит в повышении достоверности контроля. Устройство содержит контролируемую систему 1, блок 2 задания начальных условий, блок 3 формирования сигнала запуска, формирователь 4 синхросигнала, группу амплитудных компараторов 5, триггер 6, элемент И 7, группу регистров 8 сдвига, элемент И—ИЛИ 9, счетчик 10, триггер 11, элемент И 12, счетчик 13, триггер 14, выход 15.

2

Устройство позволяет, во-первых, фиксировать в его памяти события относительно последовательности многоразрядных кодов, а не относительно одного многоразрядного кода, что как следствие ведет к повышению производительности при отладке программного обеспечения микропроцессорных систем за счет быстроты локализации области потока данных, в котором подозревается сбойная ситуация: во-вторых — фиксировать в памяти события, отстоящие относительно условий запуска на η тактов или на η раз повторений условий запуска, что также ведят к повышению производительности при отладке циклических алгоритмов работы микропроцессорных систем, при приемлемой длине регистров сдвига, за счет ускорения поиска области исследуемого потока данных, в котором подозревается сбойная ситуация; в-третьих — останавливать микропроцессорную систему в нужный момент времени путем соединения выхода устройства с триггером останова контролируемой системы или входом блокировки частоты в контролируемой системе для того, чтобы в статике исследовать дополнительные контрольные точки контролируемой системы. 1 з.п. ф-лы, 3 ил.

<о

1485253

У

1485253

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых систем.

Цель изобретения — повышение достоверности контроля.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — схема блока формирования сигнала запуска; на фиг. 3 — схема блока задания начальных условий.

Устройство содержит контролируемую цифровую систему 1, блок 2 задания начальных условий, блок 3 формирования сигнала запуска, формирователь 4 синхросигналов, группу амплитудных компараторов 5, третий триггер 6, первый элемент И 7, группу регистров 8 сдвига, элемент И—ИЛИ 9, первый счетчик 10, первый триггер 11, второй элемент И 12, второй счетчик 13, второй триггер 14, выход 15 признака окончания цикла, вход 16 установочный, переключатель 17.

Блок 3 формирования сигнала запуска содержит первый элемент ИЛИ 18, элемент 19 задержки, второй элемент ИЛИ 20, счетчик 21, узел 22 памяти, узел 23 сравнения, элемент И 24, вход 25 сброса и триггер 26.

' Блок 2 задания начальных условий содержит первый 27 и второй 28 формирователи импульса, первую 29 и вторую 30 кнопки,

группу переключателей 31.

Устройство работает следующим образом

Сигнал с установочного входа 16 устройства устанавливает в единичное состояние второй триггер 14 и в нулевое состояние первый 11 и третий триггеры 6.

Выходные сигналы с системы 1 поступают на входы амплитудных компараторов 5 группы и с их выходов на информационные входы группы регистров 8 сдвига, число которых равно числу выходных сигналов контролируемой цифровой системы. Сигналы с формирователя 4 синхросигналов поступают на управляющие входы регистров 8 сдвига группы через открытый первый элемент И 7 и сдвигают информацию каждого из выходов системы 1 при каждом такте ее работы, заполняя регистры группы регистров 8 сдвига текущей информацией. После заполнения регистров группы регистров 8 сдвига информация из последних их разрядов стирается. Таким образом, при каждом такте работы системы 1 текущая информация поступает на вход регистров группы регистров 8 сдвига, а в самом регистре сдвига в каждый момент содержится информация, предшествующая текущей. Количество предшествующих слов определяется длиной регистров 8. Параллельно с записью информации в регистры 8 сдвига, блок 3 формирования сигнала запуска анализирует входную информацию на наличие в ней последовательности многоразрядных кодов, заранее записанных в блок 3 формирования сигнала запуска. При появлении на выходе системы 1 данных кодов

блок 3 формирования сигнала запуска формирует сигнал, который устанавливает в единичное состояние третий триггер 6. Данный сигнал поступает также на выход 15 и может быть использован для останова контролируемой системы путем соединения выхода 15 с входом триггера останова контролируемой системы или с входом блокировки частоты в контролируемой системе в тех случаях, когда оператору необходимо зафиксировать контролируемую систему в состоянии, предшествующем сбойной ситуации.

Единичным выходом триггера 6 открывается элемент И—ИЛИ 9 и на вычитающий вход первого счетчика 10 поступают или тактовые импульсы с первого элемента И 7, в случае если переключатель 17 находится в нижнем положении, или сигналы с блока 3 формирования сигнала запуска, если переключатель 17 находится в верхнем положении.

При поступлении на вычитающий вход первого счетчика 10 заданного на переключателях числа импульсов, с выхода переполнения первого счетчика 10 поступает импульс, который устанавливает в единичное состояние первый триггер 11. Единичным выходом триггер 11 открывает второй элемент И 12. Тактовые импульсы с первого элемента И 7 через открытый второй элемент И 12 поступают на складывающий вход второго счетчика 13. Сигнала переполнения с данного счетчика устанавливает в нулевое состояние второй триггер 14, который своим выходом закрывает первый элемент И 7 и прекращается запись информации в регистры 8 сдвига группы. Таким образом, в регистрах 8 сдвига группы зафиксировалась информация, отстоящая от интересующего события на величину (занесенную в счетчик 10) тактов или самих событий (фиг. 4в).

Если на тумблерах задана задержка в счетчике 10, равная нулю, то с приходом условий запуска с блока 3 формирования условий запуска взводится в единичное состояние первый триггер 11, который открывает второй элемент И 12, пропуская тактовые импульсы на вход второго счетчика 13. Так как предварительно во второй счетчик 13 было занесено число К, то с приходом числа импульсов, равного Б—К, второй триггер 14 устанавливается в нулевое состояние и закрывает прохождение импульсов через первый элемент И 7 на управляющий вход регистров 8 сдвига группы.

При этом в регистрах 8 сдвига будет находиться информация, предшествующая сигналу запуска со счетчика 10 (К слов) и последующие Ь—К слов (фиг. 4г).

Блок 3 формирования сигнала запуска работает следующим образом.

Перед началом работы на входе 25 вырабатывается сигнал, который устанавливает триггер 26 в нулевое состояние, закрывая

1485253

своим выходом элемент И 24. На переключателях 31 блока 2 задается начальный адрес, который по нажатию кнопки 30 через формирователь 28 импульса заносится в счетчик 21 через второй элемент ИЛИ 20. Далее набирается на переключателях 31 первый многоразрядный код и по нажатию кнопки 29 через формирователь 27 блока 2 формируется импульс записи.

По переднему фронту импульса записи данный код записывается в узел 22 памяти, по заднему фронту этого сигнала, через первый элемент ИЛИ 18 счетчик 21 увеличивается на единицу. На переключателях 31 блока 2 набирается второй многоразрядный код, нажимается кнопка 29 и т.п. В результате, в узле 22 памяти будет записана последовательность многоразрядных кодов, которая интересует оператора, т.е. определяются условия формирования момента начала синхронизации. После записи исходной информации в узел 22 памяти по сигналу «Занесение» устанавливается исходный адрес, т.е. адрес памяти, в котором записан первый, ожидаемый на выходе системы 1, многоразрядный код. По сигналу 16 начальной установки триггер 26 устанавливается в единичное состояние, открывая элемент И 24.

Когда на выходе системы 1 появится код, соответствующий записанному по установленному адресу, то узел 29 сравнения вырабатывает сигнал, который через элементы И 24 и ИЛИ 18 увеличивает содержимое счетчика 21 на единицу, тем самым на вход В узла сравнения из узла 22 памяти поступит второй многоразрядный код. С появлением данного кода на выходе контролируемой системы узел 23 сравнения вырабатывает сигнал, который увеличивает содержимое счетчика 21 еще на единицу и т.д. Когда вся последовательность многоразрядных кодов, записанных в узле памяти 22, появится на выходе контролируемой системы, сцгнал переполнения со счетчика 21 поступает на выход блока 3 формирования сигнала запуска. Этим же сигналом через элемент 19 задержки и второй элемент ИЛИ 20 на счетчике 21 установится начальный адрес, т.е. адрес, по которому в узле 22 памяти записан первый многоразрядный код, и цикл выборки из узла 22 памяти последовательности многоразрядных кодов повторяется. Элемент 19 задержки необходим для формирования длительности сигнала, проходящего на выход 15 устройства и устанавливающего третий триггер 6 в единичное состояние.

Claims (2)

1. Формула изобретения

   1. Устройство для контроля цифровых систем, содержащее формирователь синхросигнала, группу амплитудных компараторов, группу регистров сдвига, три триггера, два элемента И, причем входы амплитудных

   компараторов группы являются информационными входами устройства для подключения к выходам контролируемой системы, вход формирователя синхросигнала является тактовым входом устройства для подключения к тактовому выходу контролируемой системы, выход формирователя синхросигнала соединен с первым входом первого элемента И, вход начальной установки устройства подключен к нулевому входу первого триггера и единичному входу второго триггера, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены блок задания начальных условий, блок формирования сигнала запуска, элемент И— ИЛИ, два счетчика, переключатель, причем выходы признаков записи и занесения блока задания начальных условий подключены к соответствующим входам блока, формирования сигнала запуска, группа выходов блока задания начальных условий подключена к первой группе входов блока формирования сигнала запуска, вторая группа входов которого подключена к соответствующим выходам амплитудных компараторов группы, установочный вход блока формирования сигнала запуска и единичный вход третьего триггера соединены с входом начальной установки устройства, выход блока формирования сигнала запуска является выходом признака окончания циклов и подключен к нулевому входу третьего триггера, выход которого соединен с первыми входами первого и второго элементов И элемента И—ИЛИ, вторые входы которых соединены соответственно с выходом первого элемента И и выходом блока формирования сигнала запуска, счетный вход и выход переполнения первого счетчика соединены соответственно с выходом элемента И—ИЛИ и единичным входом первого триггера, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с входами управления сдвигом регистров сдвига группы и подключен к выходу первого элемента И, счетный вход и выход переполнения второго счетчика подключены соответственно к выходу второго элемента И и нулевому входу второго триггера, выход которого соединен с вторым входом первого элемента И, выходы амплитудных компараторов группы соединены с информационными входами соответствующих регистров сдвига группы, размыкающий и замыкающий контакты переключателя соединены с третьими входами элементов И элемента И—ИЛИ, общий контакт переключателя соединен с шиной нулевого потенциала устройства.
2. 2. Устройство по π. 1, отличающееся тем,

   что блок формирования сигнала запуска содержит два элемента ИЛИ, элемент И, элемент задержки, счетчик, узел памяти, узел

   сравнения, триггер, причем вход признака

   1485253

   записи блока подключен к первому входу первого элемента ИЛИ и входу записи узла памяти, вход признака занесения блока соединен с первым входом второго элемента ИЛИ, первая группа информационных вхо- $ дов блока подключена к группам информационных входов счетчика и узла памяти, группа адресных входов и группа выходов которого соединены соответственно с группой выходов счетчика и первой группой вхо- . дов узла сравнения, вторая группа входов и выход которого соединены соответственно с второй группой информационных входов

   блока и первым входом элемента И, второй вход которого соединен с выходом триггера, единичный и нулевой входы которого соединены соответственно с установочным входом блока и входом сброса блока, выход переноса счетчика через элемент задержки соединен с вторым входом второго элемента ИЛИ и является выходом блока, выход второго элемента ИЛИ подключен к входу управления занесением счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента И соединен с вторым входом первого элемента ИЛИ.

   Фиг г